特許
J-GLOBAL ID：200903091869935817
キャッシュメモリシステム及びその運用方法
発明者：
,
,
出願人/特許権者：
,
,
,
代理人 (1件)：
萩原 誠
公報種別：公開公報
出願番号（国際出願番号）：特願平11-140697
公開番号（公開出願番号）：特開2000-066952
出願日： 1999年05月20日
公開日（公表日）： 2000年03月03日
要約：
【要約】 (修正有)【課題】 キャッシュミスを低減し、かつメモリシステムの高性能化を図る。【解決手段】 中央制御部40が参照する下位メモリ素子48に記憶された大量の情報から取り出される第1情報が格納される第1補助記憶素子42、及び第1情報が含まれる第2情報が格納される第2補助記憶素子44を用意する。参照される情報が、第1補助記憶素子42または第2補助記憶素子44に存在するか、あるいは、参照される情報を含んでいない別の第1情報が第1補助記憶素子42に存在するか否かによって、前記下位メモリ素子48から第1情報または第2情報を選択的に取り出し、第1補助記憶素子42と第2補助記憶素子44とに選択的に格納する。
請求項（抜粋）：
(a)中央制御部が参照するよう大量の情報を下位メモリ素子に格納する段階と、(b)前記下位メモリ素子に格納された大量の情報から取り出される第1情報が格納される第1補助記憶素子、及び前記第1情報が含まれる第2情報が格納される第2補助記憶素子を用意する段階と、(c)前記中央制御部によって参照される情報が、前記第1補助記憶素子または第2補助記憶素子に存在するか、あるいは前記中央制御部によって参照される情報を含む第1情報を含む第2情報内に、前記参照される情報を含んでいない別の第1情報が前記第1補助記憶素子に存在するか否かによって、前記下位メモリ素子から第1情報または第2情報を選択的に取り出し、前記第1情報または第2情報を前記第1補助記憶素子と第2補助記憶素子に選択的に格納する段階とを含み、前記中央制御部によって参照される情報を条件に応じて前記下位メモリ素子から別々に取り出してから、前記第1補助記憶素子と第2補助記憶素子とに選択的に格納することを特徴とするキャッシュメモリの運用方法。
IPC (2件)：
FI (2件)：
G06F 12/08 G
, G06F 12/12 A
出願人引用 (8件)
-
特開平4-357541
-
特開平4-303248
-
特開平4-288644
全件表示
審査官引用 (8件)
-
特開平4-357541
-
特開平4-303248
-
特開平4-288644
全件表示
引用文献：
前のページに戻る
