特許

J-GLOBAL ID：200903091906289661

半導体装置

発明者： 河路 佐智子 ,  村田 年生 ,  石子 雅康 ,  上杉 勉
出願人/特許権者： 株式会社豊田中央研究所
代理人 (1件)： 布施 行夫 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-062239
公開番号（公開出願番号）：特開平11-251573
出願日： 1998年02月26日
公開日（公表日）： 1999年09月17日
要約：

【要約】 (修正有)【課題】 オン電圧が低く、しかもターンオン及びターンオフ時間の短いMOSゲートサイリスタを提供する。【解決手段】 本サイリスタはp+型Si基板10の一方の主面側に形成された低濃度不純物を含むn-型ベース領域14、該領域の表面部に選択形成されたp-型ベース領域16、該領域16の表面部に選択的に形成されたn+型不純物拡散層18、及びp-型ベース領域16の内部にn+型拡散層18と離間して選択形成されたn+型フローティングエミッタ領域22を有している。ゲート電極30はn+型不純物拡散層18、p-型ベース領域16,n+型浮遊エミッタ領域22を貫通し、さらにn-型ベース領域14の内部に達する溝内に絶縁膜32を介して形成されている。p-型ベース領域16とn+型不純物拡散層18の両表面にカソード電極が共通に形成され、p+型Si基板10の他方主面にはアノード電極60が形成されている。

請求項（抜粋）：

第1導電型の第1半導体層、前記第1半導体層の一方の主面側に形成された、低濃度の不純物を含む第2導電型の第2半導体層、前記第2半導体層の表面部に選択的に形成された第1導電型の第3半導体層、前記第3半導体層の表面部に選択的に形成された第2導電型の第4半導体層、前記第3半導体層の内部に前記第4半導体層と離間して選択的に形成された第1導電型の第5半導体層、前記第4半導体層、前記第3半導体層、前記第5半導体層および前記第3半導体層を貫通し、さらに前記第2半導体層の内部に達するトレンチ内に、絶縁膜を介して形成されたゲート電極、前記第3半導体層および前記第4半導体層の双方の表面に共通に形成された第1の主電極、および前記第1半導体層の他方の主面側に形成された第2の主電極、を含む半導体装置。

IPC (2件)：

H01L 29/74 ,  H01L 29/78

FI (3件)：

H01L 29/74 N ,  H01L 29/78 654 Z ,  H01L 29/78 655 A

引用特許：

審査官引用 (2件)

• 絶縁ゲート型サイリスタ
  公報種別：公開公報   出願番号：特願平5-253520   出願人：富士電機株式会社
• 電力用半導体素子
  公報種別：公開公報   出願番号：特願平6-004644   出願人：株式会社東芝