特許
J-GLOBAL ID：200903091921606983
不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2006-168537
公開番号（公開出願番号）：特開2007-335787
出願日： 2006年06月19日
公開日（公表日）： 2007年12月27日
要約：
【課題】良好な裏打ちを形成可能な不揮発性半導体記憶装置の製造方法を提供する。【解決手段】(a)半導体基板20上の第1メモリセルトランジスタの第1ゲート電極30と第2メモリセルトランジスタの第3ゲート電極30とを覆うように絶縁膜28、ゲート膜29及びハードマスク膜を積層する工程と、(b)ハードマスク膜をエッチングし、凹部Pの底部及び側面を覆うハードマスク層25を形成する工程と、(c)ゲート膜29をエッチバックし、第1メモリセルトランジスタの第2ゲート電極32、第2メモリセルトランジスタの第4ゲート電極32、及びハードマスク層25下に接続層35をそれぞれ形成する工程と、(d)第2絶縁膜28及びハードマスク層25をエッチバックし、第1ゲート電極30、第3ゲート電極30及び接続層35の上部を露出させ、凹部Pの側面のハードマスク層37を残す工程とを具備する不揮発性半導体記憶装置の製造方法を用いる。【選択図】図9
請求項（抜粋）：
(a)半導体基板上の第1領域上に第1絶縁層を介して形成された第1メモリセルトランジスタの第1ゲート電極と、第2領域上に前記第1絶縁層を介して形成された第2メモリセルトランジスタの第3ゲート電極とを覆うように第2絶縁膜、ゲート膜及びハードマスク膜を積層する工程と、
(b)前記ハードマスク膜をエッチングして、前記第1ゲート電極と前記第3ゲート電極との間における前記ゲート膜で形成された凹部の底部及び側面を覆う第1ハードマスク層を形成する工程と、
(c)前記ゲート膜をエッチバックして、前記第1領域上に前記第1メモリセルトランジスタの第2ゲート電極を、前記第2領域上に前記第2メモリセルトランジスタの第4ゲート電極を、及び前記第1ハードマスク層下に前記第2ゲート電極と前記第4ゲート電極とを接続する接続層をそれぞれ形成する工程と、
(d)前記第2絶縁膜及び前記凹部の底部を覆う前記第1ハードマスク層をエッチバックして、それぞれ前記第1ゲート電極及び前記第3ゲート電極の上部を露出させ、前記接続層の上部を露出させて前記凹部の側面を覆う前記第1ハードマスク層を残す工程と
を具備する
不揮発性半導体記憶装置の製造方法。
IPC (4件)：
H01L 21/824
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L29/78 371
, H01L27/10 434
5F083EP18
, 5F083EP28
, 5F083EP33
, 5F083EP34
, 5F083EP35
, 5F083EP63
, 5F083EP68
, 5F083ER03
, 5F083ER09
, 5F083ER11
, 5F083ER30
, 5F083GA27
, 5F083JA35
, 5F083KA02
, 5F083LA16
, 5F083LA21
, 5F083NA01
, 5F083ZA21
, 5F101BA45
, 5F101BB03
, 5F101BC02
, 5F101BD22
, 5F101BE02
, 5F101BE05
, 5F101BE07
, 5F101BF05
