特許
J-GLOBAL ID：200903030789305031
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-231869
公開番号（公開出願番号）：特開2006-049737
出願日： 2004年08月09日
公開日（公表日）： 2006年02月16日
要約：
【課題】 半導体装置の性能を向上させ、製造歩留りを向上させる。【解決手段】 メモリセル30が複数アレイ状に配置され、X方向に並ぶメモリセル30の選択ゲート電極8は選択ゲート線9によって接続され、メモリゲート電極13はメモリゲート線14によって接続される。ソース領域20を介して隣接するメモリセル30のメモリゲート電極13にそれぞれ接続されたメモリゲート線14同士は電気的に接続されていない。選択ゲート線9は、X方向に延在する第1の部分9aと、一端が第1の部分9aに接続してY方向に延在する第2の部分9bを有している。メモリゲート線14は、選択ゲート線9の側壁上に絶縁膜を介して形成され、選択ゲート線9の第2の部分9b上から素子分離領域上にかけてX方向に延在するコンタクト部14aを有し、コンタクト部14a上に形成されたコンタクトホール23dを埋めるプラグを介して配線に接続される。【選択図】 図1
請求項（抜粋）：
(a)半導体基板中に形成されたドレイン領域およびソース領域と、
(b)前記ドレイン領域および前記ソース領域間上の前記半導体基板の上部に形成された第1ゲート電極および第2ゲート電極であって、前記ドレイン領域側に位置する前記第1ゲート電極と、前記ソース領域側に位置し、前記第1ゲート電極に第1絶縁膜を介して隣接する前記第2ゲート電極と、
(c)前記第1ゲート電極と前記半導体基板との間に形成された第1ゲート絶縁膜と、
(d)前記第2ゲート電極と前記半導体基板との間に形成された第2ゲート絶縁膜であって、その内部に電荷蓄積部を有する前記第2ゲート絶縁膜と、
を有するメモリセルが、複数アレイ状に配置され、
(e)前記複数のメモリセルのうち、
第1の方向に並ぶ前記メモリセルの前記第1ゲート電極を接続する第1ゲート線と、
前記第1ゲート線に第2絶縁膜を介して隣接し、前記第1の方向に並ぶ前記メモリセルの前記第2ゲート電極を接続する第2ゲート線と、
を複数有し、
(f)前記第1の方向に交差する第2の方向に前記ソース領域を介して隣り合う前記メモリセルの前記第2ゲート電極にそれぞれ接続された前記第2ゲート線同士が電気的に接続されておらず、独立に電圧を印加可能であることを特徴とする半導体装置。
IPC (4件)：
H01L 21/824
, H01L 29/792
, H01L 29/788
, H01L 27/115
H01L29/78 371
, H01L27/10 434
5F083EP18
, 5F083EP22
, 5F083EP33
, 5F083EP35
, 5F083EP63
, 5F083EP68
, 5F083EP77
, 5F083ER02
, 5F083ER11
, 5F083ER30
, 5F083GA15
, 5F083JA04
, 5F083JA19
, 5F083JA35
, 5F083JA36
, 5F083JA39
, 5F083JA40
, 5F083JA53
, 5F083LA12
, 5F083LA16
, 5F083MA04
, 5F083MA06
, 5F083MA16
, 5F083MA20
, 5F083NA01
, 5F083PR05
, 5F083PR12
, 5F101BA45
, 5F101BB02
, 5F101BC02
, 5F101BC11
, 5F101BD07
, 5F101BD22
, 5F101BD33
, 5F101BE02
, 5F101BE05
, 5F101BE07
, 5F101BH03
, 5F101BH15
出願人引用 (2件)
審査官引用 (6件)
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