特許
J-GLOBAL ID：200903092060935634
半導体記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-348055
公開番号（公開出願番号）：特開2001-167580
出願日： 1999年12月07日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 高速性を全く損なわずにノイズを低減すること。【解決手段】 ダブルデータレート仕様で、同一出力端子から同一サイクルに出力する2個のデータをメモリセルアレイから読み出す際に、センスアンプイネーブル信号/SAEの一方に遅延回路を設けることにより、センスアンプ(1)、センスアンプ(2)を活性化して2個のデータをセンスするタイミングをずらし、センスアンプ(1)、センスアンプ(2)に流れるピーク電流をずらす。しかも、ずらす時間は動作クロックの半サイクル以下とすることにより、読み出し速度を全く損なわずにノイズの発生レベルを低減することができる。
請求項（抜粋）：
ダブルデータレート仕様の同期型の半導体記憶装置において、同一出力端子から同一サイクルに出力する2個のデータをメモリセルアレイから読み出す際に、一方のデータをセンスするタイミングと他方のデータをセンスするタイミングを不一致に設定する手段を具備することを特徴とする半導体記憶装置。
IPC (4件)：
G11C 11/417
, G11C 11/413
, G11C 11/41
, G11C 11/407
G11C 11/34 305
, G11C 11/34 J
, G11C 11/34 301 D
, G11C 11/34 362 S
5B015HH01
, 5B015JJ12
, 5B015KB08
, 5B015KB12
, 5B015KB22
, 5B015KB35
, 5B015KB84
, 5B015MM10
, 5B015NN03
, 5B015QQ18
, 5B024AA03
, 5B024BA09
, 5B024BA29
, 5B024CA09
