比較的少ない数のマスキング工程で製造され、末端領域に厚い酸化層を有するトレンチ型DMOSトランジスタとその製造方法

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出願人/特許権者：
代理人 (1件)：大島陽一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-229650
公開番号（公開出願番号）：特開平8-204194
出願日： 1995年08月14日
公開日（公表日）： 1996年08月09日
要約：

【要約】 (修正有)【課題】比較的少ない数のマスキング工程で製造される、プロセス制御性及び降伏電圧の安定性を改善したDMOSトランジスタと、その製造方法を提供する。【解決手段】トレンチ型DMOSトランジスタを7つのマスキング工程を用いて製造するが、その工程の1つで、P+型の深い本体領域106,108が画定され、LOCOS工程によりマスクを形成されたトランジスタのアクティブ領域が形成される。別のマスキング工程により、トランジスタのアクティブ領域よりも厚い末端領域116の絶縁酸化層118が画定され、これによって製造工程での基盤の汚染を低減し、プロセス制御性を改善することが出来る。更に末端領域の厚いフィールド酸化層118によって電界分布が改善され、電子なだれ降伏電圧がより安定した予想可能なものとなる。

請求項（抜粋）：

主要な表面領域を有し第1導電型である半導体基板を用意する過程と、前記主要な表面領域上にパターンをなすマスク層を形成する過程と、前記マスク層によって露出された前記基板の一部に於いて第2導電型の半導体領域にドーピングを施して、トランジスタの深い本体領域を形成する過程と、前記マスク層によって露出された前記主要な表面領域の一部分であって、前記トランジスタの末端領域部分を含む、該領域上に酸化層を成長させる過程と、前記基板上に複数の溝を形成する過程と、前記溝の内部及び前記酸化層の少なくとも一部の上に電気伝導材料の層を形成する過程であって、前記溝の内部の前記電気伝導材料の層の部分がトランジスタのゲートとなる、該過程と、前記基板上に前記第2導電型のドーピングを施された第1領域を、前記主要な平面のマスクされていない部分から前記基板に至るまで延在する形で形成する過程と、前記基板上に前記第1導電型のドーピングを施された第2領域を、前記主要な平面のマスクされていない部分から前記基板に至るまで延在する形で形成する過程であって、前記第1及び第2のドーピングを施された領域がそれぞれ前記トランジスタの本体部分及びソース領域となる、該過程と、前記主要な表面及び前記電気伝導材料層の上層をなす、パターンを形成した絶縁体層を形成する過程と、前記主要な表面の上層をなし、前記パターンを形成する絶縁層の上に設けられた、前記深い本体部分、本体、及びソース領域、及び前記ゲート電極と接続するパターンをなす相互の接続層を形成する過程とを有することを特徴とする電界効果トランジスタの製造方法。

IPC (2件)：

H01L 29/78 , H01L 21/316

FI (3件)：

H01L 29/78 301 V , H01L 21/94 A , H01L 29/78 301 G

引用特許：

審査官引用 (15件)

DMOS電界効果トランジスタの製造方法
公報種別：公開公報出願番号：特願平5-215154 出願人：シリコニックス・インコーポレイテッド
特開昭63-263769
半導体装置
公報種別：公開公報出願番号：特願平4-180642 出願人：株式会社日立製作所

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