特許
J-GLOBAL ID:200903092123192688

半導体記憶回路

発明者:
出願人/特許権者:
代理人 (6件): 重信 和男 ,  加古 進 ,  清水 英雄 ,  高木 祐一 ,  中野 佳直 ,  秋庭 英樹
公報種別:再公表公報
出願番号(国際出願番号):JP2006316175
公開番号(公開出願番号):WO2007-023727
出願日: 2006年08月17日
公開日(公表日): 2007年03月01日
要約:
【課題】動作が速く、貫通電流が流れない、差動対回路によるラッチ回路の提供【解決手段】ラッチ回路の差動対回路は、M1とM2で構成されている。入力DTおよびDBや、クロック信号CKTとCKBは、相補的信号であり、M3およびM4はどちらか一方しかオンしない。そのため、差動対回路における貫通電流が発生しない。M3とM4の間のキャパシタCは、十分放電すると仮想グランドとして機能し、M4がカットオフでも、M3が電流源として動作する。 M5とM7およびM6とM8は2個のNOT回路を構成し、この入出力をリング状に接続することで、2状態のスタティック記憶機能を実行している。さらに、M5,M6は差動対回路の負荷抵抗としても動作している。 M9のゲート端子をCKBで制御し、M3のゲート端子をCKTで制御することで、差動対回路とスタティック記憶機能の動作状態を切り替えている。【選択図】図3
請求項(抜粋):
MOSトランジスタを用いた半導体記憶回路であって、 2つのCMOSNOT回路の入出力をリング状に接続するとともに、前記2つのCMOSNOT回路に直列に接続した、MOSトランジスタによるスイッチング回路からなる負荷・保持回路と、 前記2つのCMOSNOT回路の入出力と接続され、相補の入力信号を入力する2つのMOSトランジスタによる差動対回路と、 直列に接続された2つのMOSトランジスタの間にキャパシタを並列に接続して、前記差動対回路と直列に接続されたダイナミック電流源と を備え、前記負荷・保持回路のスイッチング回路のMOSトランジスタと、前記電流源を構成する前記2つのMOSトランジスタとには、クロック信号とその相補の信号とを印加し、前記負荷・保持回路と前記差動対回路とは、同時には作動しないことを特徴とする半導体記憶回路。
IPC (2件):
H03K 3/356 ,  H03K 19/096
FI (3件):
H03K3/356 B ,  H03K3/356 C ,  H03K19/096 B
Fターム (16件):
5J034AB03 ,  5J034AB04 ,  5J034CB02 ,  5J034DB08 ,  5J056AA03 ,  5J056BB02 ,  5J056BB19 ,  5J056CC01 ,  5J056CC14 ,  5J056DD13 ,  5J056DD29 ,  5J056EE07 ,  5J056FF01 ,  5J056FF08 ,  5J056FF09 ,  5J056KK01

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