特許
J-GLOBAL ID：200903092671748201

半導体記憶装置

発明者：
松澤 一也

松澤 一也 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 堀口 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2004-094980
公開番号（公開出願番号）：特開2005-285935
出願日： 2004年03月29日
公開日（公表日）： 2005年10月13日
要約：
【課題】 本発明は、回路設計への制約が少なく、同一の素子内に固定情報と半固定情報を記憶でき、かつ、単純構造でON/OFF特性に優れた半導体記憶装置を提供するものである。【解決手段】 本発明の半導体記憶装置は、半導体基板と、半導体基板上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、ゲート電極のゲート長方向の両側面に形成された制御絶縁膜と、ゲート電極のゲート長方向の両側面に制御絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層と半導体基板間に形成されたトンネル絶縁膜と、ゲート電極及び電荷蓄積層をゲート長方向より挟む半導体基板表面に形成されたソース/ドレイン領域とを備え、トンネル絶縁膜直下の半導体基板表面に形成された不純物拡散層の有無によって固定情報を記憶し、電荷蓄積層の電荷の正負によって半固定情報を記憶可能であることを特徴とする。【選択図】 図1
請求項（抜粋）：
半導体基板と、 前記半導体基板上のゲート絶縁膜と、 前記ゲート絶縁膜上のゲート電極と、 前記ゲート電極のゲート長方向の両側面に形成された制御絶縁膜と、 前記ゲート電極のゲート長方向の両側面に前記制御絶縁膜を介して形成された電荷蓄積層と、 前記電荷蓄積層と前記半導体基板間に形成されたトンネル絶縁膜と、 前記ゲート電極及び前記電荷蓄積層をゲート長方向より挟む前記半導体基板表面に形成されたソース/ドレイン領域とを備え、 前記トンネル絶縁膜直下の前記半導体基板表面に形成された不純物拡散層の有無によって固定情報を記憶し、 前記電荷蓄積層の電荷の正負によって半固定情報を記憶可能であることを特徴とする半導体記憶装置。
IPC (6件)：
H01L21/8247 ,  H01L21/8246 ,  H01L27/112 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (3件)：
H01L29/78 371 ,  H01L27/10 434 ,  H01L27/10 433
Fターム (36件)：
5F083CR02 ,  5F083EP03 ,  5F083EP09 ,  5F083EP18 ,  5F083EP25 ,  5F083EP26 ,  5F083EP62 ,  5F083EP67 ,  5F083ER02 ,  5F083ER03 ,  5F083ER09 ,  5F083ER14 ,  5F083ER19 ,  5F083GA01 ,  5F083HA02 ,  5F083JA02 ,  5F083JA06 ,  5F083JA14 ,  5F083JA19 ,  5F083JA35 ,  5F083PR09 ,  5F083ZA14 ,  5F083ZA21 ,  5F101BA14 ,  5F101BA16 ,  5F101BA45 ,  5F101BA46 ,  5F101BB04 ,  5F101BC02 ,  5F101BC11 ,  5F101BD05 ,  5F101BD10 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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