不揮発性半導体メモリ装置およびその動作方法

発明者： ,
出願人/特許権者：
代理人 (1件)：佐藤隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2002-000380
公開番号（公開出願番号）：特開2003-203998
出願日： 2002年01月07日
公開日（公表日）： 2003年07月18日
要約：

【要約】【課題】いわゆるソースサイド注入型のメモリ素子において、書き込み時の消費電力が大きく、書き込みパルスの遅延がある。また、読み出し時に、非読み出し対象ビットの影響がある。【解決手段】たとえば書き込みまたは消去時では、電荷蓄積能力を有しない単層の誘電体膜GD0上の第2ゲート電極CG側のソース・ドレイン領域(BLb)を基準に、電荷蓄積能力を有した積層膜GD上の第1ゲート電極MGa側の他のソース・ドレイン領域(BLa)に所定のドレイン電圧Vdを印加する。つぎに、ゲート電極間スペース近傍下方のチャネル形成領域CH1内でエネルギー的に励起された電荷が第1ゲート電極MGa下の積層膜GD内にソース側から注入されるように、第1ゲート電極MGaに第1ゲート電圧Vmgを印加し、その途中で、第2ゲート電極CGに第2ゲート電圧Vcgを印加し始める。

請求項（抜粋）：

第1導電型半導体からなるチャネル形成領域と、それぞれ第2導電型半導体からなりチャネル形成領域を挟んで配置された2つのソース・ドレイン領域と、電荷蓄積能力を有した積層膜を介在させてチャネル形成領域上に形成された第1ゲート電極と、電荷蓄積能力を有しない単層の誘電体膜を介在させてチャネル形成領域上に形成され第1ゲート電極と絶縁された第2ゲート電極とを有した不揮発性半導体メモリ装置の動作方法であって、書き込みまたは消去時に、第2ゲート電極側のソース・ドレイン領域を基準に、第1ゲート電極側の他のソース・ドレイン領域に所定のドレイン電圧を印加するステップと、ゲート電極間スペース近傍下方のチャネル形成領域内でエネルギー的に励起された電荷が第1ゲート電極下の積層膜内にソース側から注入されるように、第1ゲート電極に第1ゲート電圧を、第2ゲート電極に第2ゲート電圧を印加するステップとを有し、当該ゲート電圧の印加ステップでは、第1ゲート電圧の印加を開始し、当該第1ゲート電圧の印加途中で第2ゲート電圧の印加を開始する不揮発性半導体メモリ装置の動作方法。

IPC (7件)：

H01L 21/8247 , G11C 16/02 , G11C 16/04 , G11C 16/06 , H01L 27/115 , H01L 29/788 , H01L 29/792

FI (6件)：

H01L 29/78 371 , H01L 27/10 434 , G11C 17/00 611 E , G11C 17/00 612 E , G11C 17/00 621 Z , G11C 17/00 634 Z

Fターム (43件)：

5B025AA07 , 5B025AD04 , 5B025AD08 , 5B025AD15 , 5B025AE06 , 5B025AE08 , 5F083EP03 , 5F083EP09 , 5F083EP13 , 5F083EP17 , 5F083EP18 , 5F083EP28 , 5F083EP49 , 5F083ER02 , 5F083ER05 , 5F083ER09 , 5F083ER11 , 5F083ER15 , 5F083ER16 , 5F083ER17 , 5F083ER30 , 5F083GA05 , 5F083HA02 , 5F083JA04 , 5F083KA01 , 5F083KA08 , 5F083ZA21 , 5F101BA02 , 5F101BA12 , 5F101BA16 , 5F101BA45 , 5F101BA46 , 5F101BA54 , 5F101BB02 , 5F101BC04 , 5F101BC11 , 5F101BD04 , 5F101BD12 , 5F101BD30 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BF05

引用特許：

審査官引用 (5件)

半導体記憶装置およびその駆動方法
公報種別：公開公報出願番号：特願2000-180760 出願人：ソニー株式会社
半導体装置
公報種別：公開公報出願番号：特願平4-334347 出願人：ローム株式会社
割型誘電体フローティングゲートを利用する容易に収縮可能な新規な不揮発性半導体記憶装置セル及びその製造方法
公報種別：公表公報出願番号：特願2001-520477 出願人：マクロニックス・アメリカ・インコーポレーテッド

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