特許
J-GLOBAL ID：200903092797157160

不揮発性半導体装置およびその製造方法

発明者：
安井 感

安井 感 について

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久本 大

久本 大 について

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石丸 哲也

石丸 哲也 について

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木村 紳一郎

木村 紳一郎 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (1件)： ポレール特許業務法人
公報種別：公開公報
出願番号（国際出願番号）：特願2005-178871
公開番号（公開出願番号）：特開2006-351987
出願日： 2005年06月20日
公開日（公表日）： 2006年12月28日
要約：
【課題】サイドウォール構造を利用する自己整合スプリットゲート型メモリセルと微細MOSトランジスタの混載における最適ゲート高さの差に起因する注入イオン突き抜けの課題を解決する。【解決手段】 自己整合スプリットゲート型メモリセルのサイドウォールゲート電極高さがロジック部のゲート電極高さを上回るように、サイドウォールを形成するメモリ部選択ゲート電極をロジック部ゲート電極より高く形成する。又、ロジック部はゲート電極形成前迄にゲート電極高さ低減処理を行う。【選択図】 図13
請求項（抜粋）：
半導体基板上の第1の領域に、第1のゲート絶縁膜と少なくとも1種類以上の第1のゲート電極材料からなる第1のゲート電極構造と、 前記第1のゲート電極構造に対するサイドウォール構造として、第2のゲート絶縁膜と第2のゲート電極材料から成る第2のゲート電極構造と、 前記第1の領域と重ならない第2の領域において、前記第1のゲート絶縁膜材料と前記第1のゲート電極材料からなる第3のゲート電極構造と、を有し、且つ 前記第3のゲート電極構造の高さは、前記第2のゲート電極構造の高さより低いことを特徴とする不揮発性半導体装置。
IPC (5件)：
H01L 21/824 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115 ,  H01L 27/10
FI (3件)：
H01L29/78 371 ,  H01L27/10 434 ,  H01L27/10 461
Fターム (29件)：
5F083EP18 ,  5F083EP36 ,  5F083EP63 ,  5F083EP68 ,  5F083ER02 ,  5F083ER06 ,  5F083ER11 ,  5F083ER30 ,  5F083JA04 ,  5F083JA22 ,  5F083PR05 ,  5F083PR21 ,  5F083PR33 ,  5F083PR36 ,  5F083PR39 ,  5F083ZA12 ,  5F101BA45 ,  5F101BB04 ,  5F101BC11 ,  5F101BD07 ,  5F101BD22 ,  5F101BD33 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH02 ,  5F101BH03 ,  5F101BH09 ,  5F101BH15
引用特許：
出願人引用 (3件) 審査官引用 (2件)

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