特許
J-GLOBAL ID：200903046509203739

不揮発性半導体記憶装置の製造方法

発明者：
濱村 浩孝

濱村 浩孝 について

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峰 利之

峰 利之 について

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横山 夏樹

横山 夏樹 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (2件)： 小川 勝男 ,  田中 恭助
公報種別：公開公報
出願番号（国際出願番号）：特願2004-168325
公開番号（公開出願番号）：特開2005-347679
出願日： 2004年06月07日
公開日（公表日）： 2005年12月15日
要約：
【課題】 従来、MONOS型不揮発メモリにおいては、ONO構造のトップシリコン酸化膜をシリコン窒化膜のISSG酸化により形成したが、ISSG酸化条件が強くなると書換とともに界面準位密度(Dit)と電子トラップ密度が増加し、十分な値のオン電流を得られず、電荷保持特性劣化が抑制できないという課題があった。【解決手段】 高濃度オゾンガスを用いてシリコン窒化膜を酸化し、トップシリコン酸化膜を形成する。【選択図】 図1
請求項（抜粋）：
半導体基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に第1ゲート電極膜を形成し、前記第1ゲート電極膜上に絶縁膜を形成する工程と、 前記ゲート絶縁膜と前記第1ゲート電極膜および前記絶縁膜を選択的にパターンニングし、第1ゲート部を形成する工程と、 前記ゲート部の一側面および、前記一側面に隣接する前記半導体基板の表面上に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜上にシリコン窒化膜を形成し、前記シリコン窒化膜上に第2の絶縁膜を形成し、さらに前記第2の絶縁膜上に第2ゲート電極膜を形成した積層膜を選択的にパターンニングすることにより第2ゲート部を形成する工程と、 前記第1ゲート部および第2ゲート部を不純物導入のマスクとして用い選択的に不純物を導入することにより、前記半導体基板内の前記第1ゲート部の一端側に第1不純物導入層を形成し、前記第2ゲート部の一端側に第2不純物導入層を形成する工程とを備え、 前記第2の絶縁膜は、前記シリコン窒化膜の表面をラジカル酸素により酸化されてなる膜であり、少なくとも4nmの膜厚を有することを特徴とする不揮発性半導体装置の製造方法。
IPC (5件)：
H01L21/8247 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (3件)：
H01L29/78 371 ,  H01L27/10 461 ,  H01L27/10 434
Fターム (38件)：
5F083EP02 ,  5F083EP18 ,  5F083EP23 ,  5F083EP24 ,  5F083EP34 ,  5F083EP55 ,  5F083EP56 ,  5F083ER02 ,  5F083ER06 ,  5F083ER11 ,  5F083ER19 ,  5F083ER30 ,  5F083GA21 ,  5F083JA04 ,  5F083PR12 ,  5F083PR21 ,  5F083PR33 ,  5F083PR34 ,  5F083ZA12 ,  5F101BA01 ,  5F101BA29 ,  5F101BA36 ,  5F101BA45 ,  5F101BB04 ,  5F101BC11 ,  5F101BD02 ,  5F101BD22 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF03 ,  5F101BH02 ,  5F101BH03 ,  5F101BH04 ,  5F101BH09 ,  5F101BH14 ,  5F101BH16 ,  5F101BH19
引用特許：
出願人引用 (3件) 審査官引用 (9件)
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