特許
J-GLOBAL ID：200903092827914468

シリコンゲートFETの製造方法

発明者：
イ マ

イ マ について


出願人/特許権者：
ルーセント テクノロジーズ インコーポレイテッド

ルーセント テクノロジーズ インコーポレイテッド について


代理人 (1件)： 三俣 弘文
公報種別：公開公報
出願番号（国際出願番号）：特願平10-325579
公開番号（公開出願番号）：特開平11-261065
出願日： 1998年11月16日
公開日（公表日）： 1999年09月24日
要約：
【要約】【課題】 酸化物と窒化物との間のインターフェイスが高品質なシリコンゲートFETの製造方法を提供する。【解決手段】 シリコン基板(11)上にSiO2(13)/Si3N4(14)/SiO2(15)製のゲート構成誘電体層を形成する。この合成酸化物-窒化物誘電体層は、均一に成長した酸化物層として電気的に機能する。高い誘電率を有し、ボロン注入ポリシリコンゲートからゲート誘電体層を介してボロンが拡散するのを阻止できる。本発明の特徴は、ゲート合成誘電体層のすべての層をin-situで処理すること、および残留水素を除去するための層をLPCVD層をポストアニール処理することにより、SiO2/Si3N4層とSiO2層とシリコン基板との間のインターフェイスの品質を維持できることである。
請求項（抜粋）：
(a)選択された領域を残しながら、基板の一部の上にフィールド酸化物(12)を形成するステップと、(b)前記選択されたデバイスの領域のシリコン基板の上に、誘電体層(13,14,15)を形成するステップと、(c)前記誘電体層の上にポリシリコンゲート層(16)を堆積するステップと、(d)シリコンゲート(17)を形成しソース領域(18)とドレイン領域(19)を露出するよう前記ポリシリコンゲート層(16)をエッチングするステップと、(e)前記シリコンゲート(17)をマスクとして用いて、前記ソース領域とドレイン領域に不純物を注入するステップと、(f)前記ソース領域とドレイン領域に電極(21,22)を形成するステップと、からなるシリコンゲートFETの製造方法において、前記(b)のステップは、(b1)前記シリコン基板(11)上に、二酸化シリコン層(13)を成長させるステップと、(b2)前記成長したに酸化シリコン層の上に、窒化シリコン層(14)を堆積するステップ、(b3)前記堆積した窒化シリコン層の上に、二酸化シリコン層(15)を堆積するステップと、(b4)前記誘電体層(13,14,15)を800°C以上の温度に5秒以上加熱することによりアニール処理するステップと、からなることを特徴とするシリコンゲートFETの製造方法。
IPC (2件)：
H01L 29/78 ,  H01L 21/283
FI (2件)：
H01L 29/78 301 G ,  H01L 21/283 N
引用特許：
審査官引用 (4件)
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