特許
J-GLOBAL ID：200903092858649517
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
小池 晃 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-125928
公開番号（公開出願番号）：特開平10-321831
出願日： 1997年05月15日
公開日（公表日）： 1998年12月04日
要約：
【要約】【課題】 バックゲート効果を軽減する。【解決手段】 N型基板1上に形成される共通Pウェル2に、配線3、パッド4、また、高濃度N型領域11,12,13,15、高濃度P型領域16,17、ゲート18,19により構成されるFET及び保護素子を配置することにより、これらを上記N型基板1から電気的に分離する。
請求項（抜粋）：
第1導電型基板に、少なくとも、出力段の能動素子を形成された出力部第2導電型ウェル領域と、保護素子を形成された保護素子第2導電型ウェル領域とを形成された半導体装置において、上記出力部第2導電型ウェル領域と、保護素子第2導電型ウェル領域とは共通第2導電型ウェル領域とされ、出力信号を伝送する配線及びこの配線に接続する素子は、上記共通第2導電型ウェル領域に形成されることを特徴とする半導体装置。
IPC (3件)：
H01L 27/148
, H01L 21/8234
, H01L 27/088
H01L 27/14 B
, H01L 27/08 102 B
