特許
J-GLOBAL ID：200903092918764337
マルチレベルNANDフラッシュメモリセルの読み出し方法及び回路
発明者：
出願人/特許権者：
代理人 (2件)：
長谷 照一
, 神谷 牧
公報種別：公開公報
出願番号（国際出願番号）：特願2004-370055
公開番号（公開出願番号）：特開2005-276407
出願日： 2004年12月21日
公開日（公表日）： 2005年10月06日
要約：
【課題】ビットラインに上位ビットを格納する第1ページバッファと下位ビットを格納する第2ページバッファを設け、グレーコードを用いることが可能なマルチレベルNANDフラッシュメモリセルの読み出し方法及び回路を提供する。【解決手段】多値情報を格納する多数のセルが直列接続されたセルストリングと、セルストリングそれぞれのゲート端子に接続された多数のワードラインと、セルストリングのドレイン端子に接続されたビットラインと、ワードラインとビットラインによって選択されたセルの情報のうち上位ビットの情報を格納するための第1ページバッファと、ワードラインとビットラインによって選択されたセルの情報のうち下位ビットの情報を格納するための第2ページバッファと、ラッチパス制御信号に応じて駆動し、第1ページバッファによって第2ページバッファを駆動して第2ページバッファの情報を変更するためのパス部とを含む。【選択図】図1
請求項（抜粋）：
マルチレベル情報を格納する多数のセルが直列接続されたセルストリングと、
前記セルストリングそれぞれのゲート端子に接続された多数のワードラインと、
前記セルストリングのドレイン端子に接続されたビットラインと、
前記ワードラインと前記ビットラインによって選択されたセルの情報のうち上位ビットの情報を格納するための第1ページバッファと、
前記ワードラインと前記ビットラインによって選択されたセルの情報のうち下位ビットの情報を格納するための第2ページバッファと、
ラッチパス制御信号に応じて駆動し、前記第1ページバッファによって前記第2ページバッファを駆動して前記第2ページバッファの情報を変更するためのパス部とを含むマルチレベルNANDフラッシュメモリセルの読み出し回路。
IPC (3件)：
G11C16/06
, G11C16/02
, G11C16/04
G11C17/00 634G
, G11C17/00 613
, G11C17/00 622E
5B125BA02
, 5B125BA19
, 5B125CA08
, 5B125DA03
, 5B125DA09
, 5B125EA05
, 5B125ED06
, 5B125ED07
, 5B125ED09
, 5B125EE04
, 5B125EE16
, 5B125EE19
, 5B125EF02
, 5B125FA02
, 5B125FA05
