特許
J-GLOBAL ID：200903092940293399

プログラマブル論理回路更新装置、更新方法、データ処理装置およびネットワーク装置

発明者：
森嶋 良行

森嶋 良行 について

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加藤 剛

加藤 剛 について

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吉野 茂樹

吉野 茂樹 について


出願人/特許権者：
アラクサラネットワークス株式会社

アラクサラネットワークス株式会社 について


代理人 (1件)： 特許業務法人明成国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2006-226086
公開番号（公開出願番号）：特開2008-052389
出願日： 2006年08月23日
公開日（公表日）： 2008年03月06日
要約：
【課題】メモリに書き込まれた新たなコンフィギュレーションデータの誤りを簡易な構成で検出する。【解決手段】FPGA110の内部回路として構成されたチェック論理回路114は、CPU140からフラッシュメモリ130に新たなコンフィギュレーションデータが書き込まれると、このデータを読み出し、チェックサムデータを算出する。フラッシュメモリ130には、新たなコンフィギュレーションデータとともに、予め算出されたチェックサムデータが記録されている。そのため、チェック論理回路114は、この予め記録されたチェックサムデータと、コンフィギュレーションデータの読み込みによって算出したチェックサムデータとを比較することにより、フラッシュメモリ130に対して、新たなコンフィギュレーションデータが正しく書き込まれているかを自立的に検出することができる。【選択図】図1
請求項（抜粋）：
プログラマブル論理回路の回路構成を更新するプログラマブル論理回路更新装置であって、 所定のメモリに記憶されたコンフィギュレーションデータを読み込み、該コンフィギュレーションデータに基づいて、所定の機能を有する主論理回路と、前記メモリに記憶されたコンフィギュレーションデータの誤り検出を行うチェック論理回路とを実現するプログラマブル論理回路と、 前記メモリに、新たなコンフィギュレーションデータと、該新たなコンフィギュレーションデータに基づいて定まる誤り検出データとを書き込む書込部と、 前記チェック論理回路によって前記新たなコンフィギュレーションデータの誤り検出を行った結果、該新たなコンフィギュレーションデータに誤りが検出されなかった場合に、該新たなコンフィギュレーションデータに基づき、前記プログラマブル論理回路に回路構成を更新させる更新部とを備え、 前記チェック論理回路は、前記書込部によって前記新たなコンフィギュレーションデータと前記誤り検出データとが前記メモリに書き込まれた場合に、前記メモリから該新たなコンフィギュレーションデータを読み出して該コンフィギュレーションデータに基づき誤り検出データを算出し、該算出した誤り検出データと、前記書込部によって前記メモリに書き込まれた前記誤り検出データとを比較することで、前記メモリに書き込まれた新たなコンフィギュレーションデータの誤り検出を行う プログラマブル論理回路更新装置。
IPC (2件)：
G06F 11/00 ,  G06F 11/08
FI (2件)：
G06F9/06 630A ,  G06F11/08 310A
Fターム (8件)：
5B001AA01 ,  5B001AA04 ,  5B001AA14 ,  5B001AB01 ,  5B001AC04 ,  5B001AD03 ,  5B001AE02 ,  5B176EB03
引用特許：
出願人引用 (4件)
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審査官引用 (6件)
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