特許
J-GLOBAL ID：200903092966164929
半導体装置およびその製造方法
出願人/特許権者：
三菱電機株式会社
三菱電機株式会社 について
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-280961
公開番号（公開出願番号）：特開平9-139510
出願日： 1995年10月27日
公開日（公表日）： 1997年05月27日
要約：
【要約】【課題】 ゲート制御回路を簡略化できるとともに、良好なオン特性を有する電力用半導体装置を提供する。【解決手段】 p+ コレクタ領域1とn型バッファ領域3とn- 領域5とn+ カソード領域7とによりpinダイオードが構成されている。n+ カソード領域7の表面からn+ カソード領域7を貫通してn- 領域5に達するように溝9が形成されている。溝9の内壁面に沿って絶縁膜11が形成されている。絶縁膜11を介在してn+ カソード領域7の側壁に対向するようにゲート電極層13が形成されている。n+ カソード領域7に電気的に接続されるようにカソード電極17が形成されている。p+ コレクタ領域1に電気的に接続するようにアノード電極19が形成されている。n+ カソード領域7は、並走する溝9に挟まれる表面全面に形成されている。
請求項（抜粋）：
真正もしくは第1導電型の半導体基板を挟んで両主面の間で主電流が流れるダイオード構造を含む半導体装置であって、前記半導体基板の第1主面に形成され、前記半導体基板の濃度より高い不純物濃度を有する第1導電型の第1不純物領域と、前記半導体基板の第2主面に形成され、前記第1不純物領域との間で前記半導体基板の低不純物濃度領域を挟む第2導電型の第2不純物領域とを備え、前記半導体基板は、並走する複数の溝を前記第1主面に有し、前記溝の各々は前記第1主面から前記第1不純物領域を貫通して前記半導体基板の前記低不純物濃度領域に達するよう形成されており、前記第1不純物領域は、並走する前記溝に挟まれる前記半導体基板の前記第1主面全面に形成されており、さらに、前記溝内において絶縁膜を介在して、前記第1不純物領域および前記半導体基板の前記低不純物濃度領域と対向するように形成された制御電極層と、前記半導体基板の前記第1主面上に形成され、前記第1不純物領域に電気的に接続された第1電極層と、前記半導体基板の前記第2主面上に形成され、前記第2不純物領域に電気的に接続された第2電極層とを備えた、半導体装置。
IPC (4件)：
FI (7件)：
H01L 29/91 C
, H01L 29/74 N
, H01L 29/74 G
, H01L 29/74 301
, H01L 29/78 653 C
, H01L 29/78 655 G
, H01L 29/78 655 E
引用特許：
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