集積回路の製造における複数の深さを有するSTIトレンチ

発明者： , , , ,
出願人/特許権者：
代理人 (4件)：千葉剛宏 , 宮寺利幸 , 鹿島直樹 , 田久保泰夫
公報種別：公表公報
出願番号（国際出願番号）：特願2007-530152
公開番号（公開出願番号）：特表2008-511994
出願日： 2005年08月25日
公開日（公表日）： 2008年04月17日
要約：

【課題】より好適なシャロー・トレンチ・アイソレーション(STI)が可能な方法、メモリセルのアレイ、メモリデバイス、電子システム及び集積回路デバイスを提供する。【解決手段】第1の深さのトレンチを異なる幅で基板に形成することにより、集積回路デバイスにおいて複数の深さのトレンチを形成する。誘電層の形成により、いくつかのトレンチを充填又は閉塞しつつ、より幅の広い他のトレンチを開口させたままとする。誘電層の一部を除去することにより、開口しているトレンチの底部を露出させ、残りのトレンチを充填したままとする。下部側の基板のうち露出された部分を除去することにより、その後に充填されることになる開口しているトレンチを選択的に深くすることができる。このような方法を用いることで、その後のマスク処理の必要なしに異なる深さのトレンチを形成することができる。【選択図】図1G

請求項（抜粋）：

集積回路デバイスの一部を加工する方法であって、第1溝部及び前記第1溝部より幅の広い第2溝部のそれぞれを第1の深さで基板に形成するステップと、前記第2溝部を充填することなしに前記第1溝部を充填する第1誘電層を形成するステップと、前記第1誘電層の一部を除去し、前記基板のうち前記第1溝部の底部に位置する部分を露出させることなしに、前記基板のうち前記第2溝部の底部に位置する部分を露出させるステップと、露出させた前記部分を除去し、前記第2溝部を第2の深さにするステップと、前記第2溝部を充填する第2誘電層を形成するステップと、を有する方法。

IPC (7件)：

H01L 21/76 , H01L 27/08 , H01L 21/823 , H01L 27/092 , H01L 21/824 , H01L 27/115 , H01L 27/10

FI (5件)：

H01L21/76 L , H01L27/08 331A , H01L27/08 321B , H01L27/10 434 , H01L27/10 481

Fターム (43件)：

5F032AA33 , 5F032AA35 , 5F032AA44 , 5F032AA45 , 5F032AA67 , 5F032AA70 , 5F032AA76 , 5F032AA77 , 5F032AA78 , 5F032BA02 , 5F032BA03 , 5F032BA06 , 5F032BB06 , 5F032CA17 , 5F032DA04 , 5F032DA24 , 5F032DA25 , 5F032DA78 , 5F048AA01 , 5F048AA04 , 5F048AA05 , 5F048AB01 , 5F048AC01 , 5F048AC03 , 5F048BA01 , 5F048BA16 , 5F048BE02 , 5F048BE03 , 5F048BE05 , 5F048BG13 , 5F083EP00 , 5F083EP76 , 5F083EP77 , 5F083GA27 , 5F083LA12 , 5F083LA16 , 5F083LA20 , 5F083LA25 , 5F083NA01 , 5F083NA06 , 5F083PR03 , 5F083PR40 , 5F083ZA03

引用特許：

審査官引用 (4件)

特開2047-124141
特開昭63-144540
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平10-323390 出願人：三菱電機株式会社

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