特許
J-GLOBAL ID：200903093163035115

プログラマブル論理デバイスメモリセル回路

発明者：
ジェファーソン, デイビッド イー.

ジェファーソン, デイビッド イー. について

, 
ペダーセン, ブルース ビー.

ペダーセン, ブルース ビー. について


出願人/特許権者：
アルテラ コーポレイション

アルテラ コーポレイション について


代理人 (1件)： 山本 秀策
公報種別：公表公報
出願番号（国際出願番号）：特願2000-516351
公開番号（公開出願番号）：特表2001-520432
出願日： 1998年10月15日
公開日（公表日）： 2001年10月30日
要約：
【要約】グループの中の1つ以上のメモリセルに欠陥がある場合に、メモリセルのグループをパワーダウンさせることが可能なプログラマブル論理デバイスのためのメモリセル回路が、提供される。各メモリセルは、プログラマブル論理デバイスのためのプログラミングデータを格納するための、2つの交差接続されたインバータを含む。各セル内の第1のインバータは、グローバル電力信号によって電力供給される。各セル内の第2のインバータは、電源信号によって電力供給される。メモリセルは、電源信号をハイに維持したまま、グローバル電力信号をローにすることにより、パワーダウンされる。パワーダウン中、第2のインバータはアクティブな状態を維持するので、メモリセルを完全にシャットダウンすることができる。メモリセル回路を用いて、パワーアップ時に、すべてのメモリセルを既知の状態に設定することができる。
請求項（抜粋）：
電源ソース(72)から電源信号を受け取るプログラマブル論理デバイスメモリセル回路(40)であって、プログラマブル論理デバイスプログラミングデータを格納する複数のメモリセル(42)と、該メモリセル(42)に接続されたグローバル電力ライン(44)と、該グローバル電力ライン(44)にグローバル電力信号を供給し、該グローバル電力信号の大きさを小さくすることによって該メモリセル(42)をパワーダウンする電力制御回路部(48)とを備え、 該グローバル電力ライン(44)からの該グローバル電力信号によって電力供給され、かつ、グラウンド電位で接地されている各メモリセル(42)内の第1のインバータ(54)であって、該電力制御回路部(48)が該グローバル電力信号の大きさを小さくしたときにその出力として論理ローを生じる該第1のインバータ(54)と、 該電源信号によって電力供給される各メモリセル(42)内の第2のインバータ(58)であって、該第1および第2のインバータ(それぞれ54、58)は交差接続されており、これにより、該第1のインバータ(54)の該出力は該第2のインバータ(58)への入力として提供され、かつ、該第2のインバータ(58)の出力は該第1のインバータ(54)への入力として提供され、該第2のインバータ(58)は(該電力制御回路部(48)が該メモリセル(42)をパワーダウンしたとき)に該第1のインバータ(54)の該出力において生成される論理ローを反転させるとともに、対応する論理ハイ信号を該第1のインバータ(54)の該入力に印加し、該第1のインバータ(54)の該入力における該論理ハイ信号は、該第1のインバータ(54)の該出力を該グラウンド電位まで完全に駆動させる、第2のインバータ(58)と、 製造業者によって、該グローバル電力ライン(44)をパワーアップするのかあるいはパワーダウンするのかを制御する所定の値に設定され得るプログラマブル部材(46)と、を備えたことを特徴とする、プログラマブル論理デバイスメモリセル回路(40)。
IPC (3件)：
G11C 11/41 ,  G11C 7/00 311 ,  G11C 29/00 605
FI (3件)：
G11C 7/00 311 E ,  G11C 29/00 605 Z ,  G11C 11/34 W
Fターム (15件)：
5B015HH05 ,  5B015JJ05 ,  5B015KA13 ,  5B015KB73 ,  5B015KB74 ,  5B015NN02 ,  5B015NN09 ,  5B015QQ15 ,  5L106AA02 ,  5L106CC17 ,  5L106CC26 ,  5L106CC31 ,  5L106EE02 ,  5L106FF08 ,  5L106GG00
引用特許：
審査官引用 (4件)
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