特許
J-GLOBAL ID：200903093251186328

宇宙用半導体装置

発明者：
田上 三郎

田上 三郎 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 篠部 正治
公報種別：公開公報
出願番号（国際出願番号）：特願2004-108973
公開番号（公開出願番号）：特開2005-175416
出願日： 2004年04月01日
公開日（公表日）： 2005年06月30日
要約：
【課題】 パワースーパージャンクションMOSFETにおいて、宇宙用として用いるのに十分なSEB(シングルイベントバーンアウト)耐量を具えること。【解決手段】 N+ドレイン層21上にN型の付加領域3、Nドリフト領域22a、P仕切り領域22bからなる並列PN層22cを形成し、Pベース領域23と、N+ソース領域24、ゲート電極26、ソース電極27、基板裏面にドレイン電極28を形成する。並列PN層22cの厚さをd1、付加領域3の厚さをd2、素子の耐圧をVとする時、d1+d2が少なくともV=7.34X-0.023X2+9.23×10-4X3を満たすX(μm)より大とする。d2がd1の1/4以上で、かつ該付加領域の平均不純物濃度が並列PN層の2倍以上かつ3×1017/cm3以下であることとする。こうすることで、寄生npnトランジスタのラッチアップと基板近傍でのダイナミックアバランシェとの間の正帰還を起こり難くしてSEB耐量を高める。【選択図】図1
請求項（抜粋）：
第1導電型ドリフト領域と第2導電型仕切り領域が交互に基板面方向に隣接した並列PN層と、前記並列PN層の表面部分に選択的に形成された第2導電型のベース領域と、該ベース領域の表面部分に選択的に形成された第1導電型のソース領域と、前記ベース領域において前記並列PN層と前記ソース領域との間にできるチャネル領域の表面に沿って形成された絶縁膜と、該絶縁膜上に形成された制御電極と、前記ベース領域と前記ソース領域に共通に接した第1の主電極と、前記並列PN層の裏面部分に形成された該並列PN層より高不純物濃度の第1導電型の付加領域と、前記並列PN層から離れ、かつ前記付加領域に接する該付加領域より高不純物濃度の第1導電型のドレイン層と、該ドレイン層に接した第2の主電極とを備え、 基板の厚さ方向における、前記並列PN層の厚さをd1とし、前記付加領域の厚さをd2とし、素子の耐圧をVとする時、d1+d2が少なくともV=7.34X-0.023X2+9.23×10-4X3を満たすX(単位μm)より大きいことを特徴とする宇宙用半導体装置。
IPC (1件)：
H01L29/78
FI (4件)：
H01L29/78 652G ,  H01L29/78 652F ,  H01L29/78 652H ,  H01L29/78 653A
引用特許：
出願人引用 (1件)
  • 超接合半導体素子
    公報種別：公開公報   出願番号：特願2000-320875   出願人：富士電機株式会社
審査官引用 (5件)
  • 超接合半導体素子
    公報種別：公開公報   出願番号：特願2000-320875   出願人：富士電機株式会社
  • 電力用半導体素子
    公報種別：公開公報   出願番号：特願2001-298311   出願人：株式会社東芝
  • 半導体装置
    公報種別：公開公報   出願番号：特願平11-278255   出願人：株式会社東芝
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