特許
J-GLOBAL ID：200903093270483848
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
船橋 國則
公報種別：公開公報
出願番号（国際出願番号）：特願平10-117973
公開番号（公開出願番号）：特開平11-312730
出願日： 1998年04月28日
公開日（公表日）： 1999年11月09日
要約：
【要約】【課題】 DRAM素子とロジック素子とを混載した半導体装置においても、STI技術によって上面の平坦性が向上した素子分離膜が得られるようにする。【解決手段】 アクティブ部分が密集して形成される(ニ)DRAM領域の(イ)セル領域と、アクティブ部分が疎に形成される(ロ)ロジック領域とを有したシリコン基板11のアクティブ部分上に窒化シリコン膜13を形成するとともに、シリコン基板11にアクティブ部分を電気的に分離するためのトレンチ14を形成した基体10を用い、窒化シリコン膜13上にトレンチ14内を埋め込む状態で指向性のある埋め込み酸化膜15を形成し、(イ)セル領域の埋め込み酸化膜15を、少なくとも窒化シリコン膜13の上面と同程度の高さまでトレンチ14内に残した状態でエッチングし、その後、CMP法によって窒化シリコン膜13が露出するまで埋め込み酸化膜15を除去する。
請求項（抜粋）：
アクティブ部分が密集して形成される第1領域と、該第1領域よりもアクティブ部分が疎に形成される第2領域とを有した基板の前記アクティブ部分上に第1絶縁膜を形成するとともに、前記基板に前記アクティブ部分を電気的に分離するための溝を形成した基体を用い、前記第1絶縁膜上に前記溝内を埋め込む状態で堆積に指向性のある第2絶縁膜を形成する成膜工程と、化学的機械的研磨法によって、前記第1領域および前記第2領域の双方にて第1絶縁膜が露出するまで前記第2絶縁膜を除去する除去工程と、を有した半導体装置の製造方法において、前記成膜工程と前記除去工程との間に、前記第1領域における前記第2絶縁膜を、少なくとも前記第1絶縁膜の上面と同程度の高さまで前記溝内に残した状態でエッチングするエッチング工程を有していることを特徴とする半導体装置の製造方法。
引用特許：
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