特許
J-GLOBAL ID：200903093680813810

半導体装置および電子機器

発明者：
桑原 秀明

桑原 秀明 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2005-146852
公開番号（公開出願番号）：特開2006-013461
出願日： 2005年05月19日
公開日（公表日）： 2006年01月12日
要約：
【課題】 半導体集積回路において、今後のさらなるゲート電極の微細化を進める技術を提供することを課題とする。【解決手段】 本発明は、レジストマスクをエッチングにより後退させて導電膜のエッチングを行い、ゲート配線の断面形状は上層配線とコンタクト可能な幅を有する台形とし、且つ、ゲート配線から分岐するゲート電極の断面形状を意図的に3つの内角をもつ形状、代表的には三角形状として1μm以下のゲート幅を実現する。本発明により、オン電流の増大が実現し、高速動作する回路(代表的にはCMOS回路やNMOS回路)を得ることができる。【選択図】 図1
請求項（抜粋）：
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むTFTを複数備えた半導体装置であり、 前記半導体層は、前記ゲート電極と重なるチャネル形成領域と、前記ゲート電極と一部重なる低濃度不純物領域と、高濃度不純物領域からなるソース領域及びドレイン領域とを有し、 前記チャネル形成領域と重なるゲート電極の一部は、3つの内角をもつ断面形状を有することを特徴とする半導体装置。
IPC (4件)：
H01L 29/786 ,  H01L 29/41 ,  H01L 29/423 ,  H01L 29/49
FI (4件)：
H01L29/78 617K ,  H01L29/78 612C ,  H01L29/44 S ,  H01L29/58 G
Fターム (79件)：
4M104AA01 ,  4M104AA08 ,  4M104AA09 ,  4M104BB01 ,  4M104BB02 ,  4M104BB04 ,  4M104BB14 ,  4M104BB16 ,  4M104BB17 ,  4M104BB18 ,  4M104BB29 ,  4M104BB32 ,  4M104CC05 ,  4M104DD65 ,  4M104DD71 ,  4M104DD91 ,  4M104FF01 ,  4M104FF06 ,  4M104FF11 ,  4M104FF17 ,  4M104FF18 ,  4M104GG08 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH14 ,  5F110AA02 ,  5F110AA03 ,  5F110BB01 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD02 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110EE01 ,  5F110EE04 ,  5F110EE14 ,  5F110EE23 ,  5F110EE28 ,  5F110EE37 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110EE47 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF09 ,  5F110GG01 ,  5F110GG02 ,  5F110GG13 ,  5F110GG14 ,  5F110GG28 ,  5F110GG32 ,  5F110GG43 ,  5F110GG45 ,  5F110GG47 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL04 ,  5F110HL06 ,  5F110HL12 ,  5F110HM15 ,  5F110NN03 ,  5F110NN22 ,  5F110NN24 ,  5F110NN72 ,  5F110PP03 ,  5F110PP05 ,  5F110PP06 ,  5F110PP34 ,  5F110QQ19 ,  5F110QQ23
引用特許：
出願人引用 (9件)
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審査官引用 (7件)
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