特許
J-GLOBAL ID:200903093761454289

半導体装置の製造方法

発明者:
出願人/特許権者:
代理人 (1件): 稲岡 耕作 (外2名)
公報種別:公開公報
出願番号(国際出願番号):特願平11-247675
公開番号(公開出願番号):特開2000-311914
出願日: 1999年09月01日
公開日(公表日): 2000年11月07日
要約:
【要約】【課題】半導体製造工程では、保護膜形成工程終了後に、一連の処理からなるバンプ形成工程が行われているので、工程数が多く、製造時間が長くなっていた。【解決手段】電極12bの上にバリア層16およびシード層17が積層された構造の電極を作る。かかる構造の電極は、Alの配線膜を形成するときに、配線膜を形成するのに続き、スパッタリングにより、バリア層16およびシード層17を積層形成すればよい。つまり、配線形成時に、その配線表面に、バリア層16およびシード層17を積層させればよい。【効果】バンプ形成、特にそのシード層の形成が、配線形成および保護膜形成処理と共用化して行われることになるから、半導体の製造工程が簡略化され、製造時間が短縮される。
請求項(抜粋):
半導体基板の表面に配線を形成する配線形成工程において、配線となる導電膜を形成し、形成した導電膜の上に、後にバンプを形成するときに必要なバリア層およびシード層をこの順で積層し、バリア層およびシード層が積層された配線となる導電膜をパターニングして配線を形成し、配線が形成された半導体基板表面を保護膜で覆い、配線上の保護膜に開口を形成して、表面にバリア層およびシード層が積層された配線の表面を電極として露出させることを特徴とする半導体装置の製造方法。
FI (2件):
H01L 21/92 604 N ,  H01L 21/92 604 B
引用特許:
審査官引用 (4件)
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