特許
J-GLOBAL ID：200903093839759103
半導体装置の製造方法
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平8-329911
公開番号（公開出願番号）：特開平10-173046
出願日： 1996年12月10日
公開日（公表日）： 1998年06月26日
要約：
【要約】【課題】 本発明は、上層配線層と下層配線層とを接続するための接続孔を層間絶縁膜に開口する際に、接続孔と下層配線層との位置合わせ余裕を拡大してパターンサイズの縮小化を可能にし、半導体装置の微細化を実現することができる半導体装置の製造方法を提供することを課題とする。【解決手段】 第1の配線層14と第2の配線層19との間に第1のSi3 N4膜17を形成し、第2の配線層19を露出させる第3の接続孔27を開口する際に、第2の配線層19上の第2〜第4のSiO2 層間絶縁膜20、23、25等の選択的エッチングを第1のSi3 N4 膜17との選択比を20程度に高くとって行い、第3の接続孔27の開口位置が第2の配線層19に対して多少ずれている場合であっても、第3の接続孔27を開口するエッチングを第2の配線層19及び第1のSi3 N4 膜17上で終端させる。
請求項（抜粋）：
多層配線構造を有する半導体装置の製造方法において、素子形成を行った半導体基板上方に絶縁膜を形成する工程と、前記絶縁膜上に下層配線層を形成した後、前記下層配線層上に層間絶縁膜を形成する工程と、前記絶縁膜との選択比を高くとって前記層間絶縁膜を選択的にエッチングし、前記下層配線層を露出させる接続孔を形成する工程と、前記接続孔を介して前記下層配線層に接続する上層配線層を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
IPC (4件)：
H01L 21/768
, H01L 21/28
, H01L 21/8244
, H01L 27/11
H01L 21/90 B
, H01L 21/28 L
, H01L 27/10 381
