特許

J-GLOBAL ID：200903093890646798

集積回路におけるキャパシタの形成方法

発明者： イヴォン グリ ,  ジェルメーヌ トルワラール ,  ジョスリーヌ ムーリエ ,  ジョ ゲラン ,  ジュヌヴィエーヴ リュナルディ ,  アンリ バンヴィレ ,  ジャン-クロード オベルラン ,  カトリーヌ マダロン
出願人/特許権者： エステーミクロエレクトロニクス ソシエテ アノニム ,  コニンクリッケ・フィリップス・エレクトロニクス・エヌブイ
代理人 (1件)： 山本 恵一
公報種別：公開公報
出願番号（国際出願番号）：特願平11-198895
公開番号（公開出願番号）：特開2000-049295
出願日： 1999年07月13日
公開日（公表日）： 2000年02月18日
要約：

【要約】【課題】 絶縁破壊を起こす危険の少ないキャパシタを製造するにおいて、既存のCMOS部品製造工程と互換性を有する方法を提供する。【解決手段】 第1の金属層をデポジットし、キャパシタプレートに対応する領域(12)及び接点領域(13)を第1の金属層に残存させるようエッチングし、メタライゼーション層の間に絶縁層(15)をデポジットし、キャパシタプレート(12)の上部に第1の開口を形成し、薄い絶縁層(17)をデポジットし、接点領域の上部に第2の開口(20)を形成し、その開口を完全に充填する第2の金属層(24)をデポジットし、第2の金属層の外側領域を抑制する物理化学エッチングをなし、第3の金属層をデポジットし、キャパシタ領域及び接点領域の上部のこの第3の金属層の位置(31、32)に残存させる工程を有する。

請求項（抜粋）：

第1の金属層をデポジットし、第1のキャパシタプレートに対応する少なくとも1つの領域(12)と、上側接点部が構成されるようになされた接続部に対応する少なくとも1つの接点領域(13)とを、前記第1の金属層に残存させるようにエッチングする工程と、メタライゼーション層の間に絶縁層(15)をデポジットする工程と、前記第1のキャパシタプレート(12)の上部に第1の開口を形成する工程と、薄い絶縁層(17)をデポジットする工程と、前記接点領域の上部に第2の開口(20)を形成する工程と、前記第2の開口(20)を完全に充填する第2の金属層(24)をデポジットする工程と、前記開口を充填する前記第2の金属層の外側領域を抑制する物理化学エッチングをなす工程と、第3の金属層をデポジットし、前記キャパシタ領域及び前記接点領域の上部のこの第3の金属層の部分(31、32)に残存させる工程とを有することを特徴とするキャパシタの製造方法。

IPC (3件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 21/3065

FI (2件)：

H01L 27/04 C ,  H01L 21/302 M

引用特許：

審査官引用 (6件)

• 集積回路装置とその製造方法
  公報種別：公表公報   出願番号：特願平10-503906   出願人：エルエスアイロジックコーポレーション
• 特開昭62-159454
  
• 特開平3-136362
  
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平10-070479   出願人：川崎製鉄株式会社
• 特開昭62-159454
  
• 特開平3-136362