特許
J-GLOBAL ID:200903094001010611
半導体集積回路装置および半導体集積回路装置の製造方法
発明者:
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出願人/特許権者:
代理人 (1件):
筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願2000-104015
公開番号(公開出願番号):特開2001-291720
出願日: 2000年04月05日
公開日(公表日): 2001年10月19日
要約:
【要約】【課題】 ダマシン法を用いて形成された銅配線の絶縁破壊耐性(信頼性)を向上する。【解決手段】 酸化シリコン膜39の配線溝40に埋め込むCu配線46a〜46eをCMPを用いた研磨で形成し、CMP後の洗浄工程を経た後に、酸化シリコン膜39およびCu配線46a〜46eの表面を還元性プラズマ(アンモニアプラズマ)で処理する。その後、真空破壊することなく、連続的にキャップ膜(窒化シリコン膜)を形成する。
請求項(抜粋):
以下の構成を含むことを特徴とする半導体集積回路装置;(a)第1の主面を有する半導体チップ;(b)上記半導体チップの上記第1の主面上に形成された第1の絶縁膜;(c)上記第1の絶縁膜表面に形成された埋め込み配線溝;(d)上記埋め込み配線溝の底面に設けられ、下層の導電層と接続するための接続孔;(e)上記埋め込み配線溝および上記接続孔の底面および側面の表面領域に形成された導電性バリア膜;(f)上記導電性バリア膜が形成された上記配線溝及び上記接続孔内に埋め込まれた銅を主成分とする埋め込みメタル配線層;(g)上記埋め込みメタル配線層及び上記第1の絶縁膜の上面を覆うように形成されたキャップ絶縁膜;(h)上記キャップ絶縁膜上に形成された上層絶縁膜;上記半導体チップが完成した時点の上記埋め込みメタル配線層の銅以外の成分の濃度は、0.8At.%以下である。
IPC (7件):
H01L 21/3205
, C09K 3/14 550
, C09K 3/14
, H01L 21/304 622
, H01L 21/768
, H01L 21/8238
, H01L 27/092
FI (6件):
C09K 3/14 550 Z
, C09K 3/14 550 C
, H01L 21/304 622 D
, H01L 21/88 M
, H01L 21/90 A
, H01L 27/08 321 F
Fターム (74件):
5F033HH04
, 5F033HH11
, 5F033HH18
, 5F033HH19
, 5F033HH21
, 5F033HH23
, 5F033HH25
, 5F033HH28
, 5F033HH32
, 5F033HH33
, 5F033HH34
, 5F033JJ11
, 5F033JJ18
, 5F033JJ33
, 5F033KK01
, 5F033KK11
, 5F033KK19
, 5F033LL01
, 5F033LL03
, 5F033MM01
, 5F033MM02
, 5F033MM05
, 5F033MM12
, 5F033MM13
, 5F033NN40
, 5F033PP06
, 5F033PP15
, 5F033PP22
, 5F033PP26
, 5F033PP33
, 5F033QQ08
, 5F033QQ09
, 5F033QQ10
, 5F033QQ11
, 5F033QQ16
, 5F033QQ21
, 5F033QQ25
, 5F033QQ31
, 5F033QQ37
, 5F033QQ48
, 5F033QQ50
, 5F033QQ58
, 5F033QQ65
, 5F033QQ73
, 5F033QQ75
, 5F033QQ90
, 5F033QQ91
, 5F033QQ98
, 5F033RR04
, 5F033RR06
, 5F033RR09
, 5F033RR11
, 5F033RR14
, 5F033RR15
, 5F033RR24
, 5F033RR25
, 5F033SS04
, 5F033SS15
, 5F033TT02
, 5F033TT08
, 5F033VV06
, 5F033WW01
, 5F033WW02
, 5F033WW04
, 5F033XX10
, 5F033XX31
, 5F048AA05
, 5F048AA07
, 5F048AC03
, 5F048BF01
, 5F048BF07
, 5F048BF12
, 5F048BG07
, 5F048BG14
引用特許:
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