特許
J-GLOBAL ID：200903094023523523

ディスクアレイ装置

発明者：
小笠原 裕

小笠原 裕 について

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蟹江 誉

蟹江 誉 について

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雑賀 信之

雑賀 信之 について

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▲高▼田 豊

▲高▼田 豊 について

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中山 信一

中山 信一 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (2件)： 作田 康夫 ,  井上 学
公報種別：公開公報
出願番号（国際出願番号）：特願2003-394922
公開番号（公開出願番号）：特開2005-157713
出願日： 2003年11月26日
公開日（公表日）： 2005年06月16日
要約：
【課題】複数の異種ネットワークに接続可能な記憶装置システムを提供するとともに、かかる記憶装置システムに必要とされる記憶デバイス制御装置、及びデバイス制御装置の起動を制御する方法を提供する。【解決手段】第一のチャネル制御部は、自ディスクアレイ装置の外部のLANを介して受けたファイルレベルのデータをブロックレベルのデータに変換して、複数の記憶デバイスへの格納を要求する第一のプロセッサと、第一のプロセッサからの要求に応じて接続部及び記憶デバイス制御部を介して複数の記憶デバイスへ前記ブロックレベルのデータを転送する第二のプロセッサとを有し、前記接続部及び前記LANに接続される。前記第二のプロセッサは、ブロックレベルのデータが格納される複数の記憶領域と、プロセッサ間の処理状況に関する情報が格納されるプロセッサ情報格納領域と、を前記複数の記憶デバイスの記憶領域を用いて作成する。【選択図】 図16
請求項（抜粋）：
データを格納する複数の記憶デバイスと、 前記複数の記憶デバイスに対するデータの格納を制御する記憶デバイス制御部と、 前記記憶デバイス制御部に接続される接続部と、 自ディスクアレイ装置の外部のローカルエリアネットワークを介して受けたファイルレベルのデータをブロックレベルのデータに変換して、前記複数の記憶デバイスへの格納を要求する第一のプロセッサと、前記第一のプロセッサからの要求に応じて前記接続部及び前記記憶デバイス制御部を介して前記複数の記憶デバイスへ前記ブロックレベルのデータを転送する第二のプロセッサとを有し、前記接続部及び前記ローカルエリアネットワークに接続される複数の第一のチャネル制御部と、 前記複数の第一のチャネル制御部及び前記記憶デバイス制御部によってやり取りされる制御情報が格納される共有メモリと、 前記複数の第一のチャネル制御部と前記記憶デバイス制御部との間でやり取りされるデータを一時的に保存するキャッシュメモリと、を有し、 前記複数の第一のチャネル制御部内の前記第二のプロセッサは、前記ブロックレベルのデータが格納される複数の記憶領域と、複数の前記第一のプロセッサによって相互にやり取りされるプロセッサ間の処理状況に関する情報が格納されるプロセッサ情報格納領域と、を前記複数の記憶デバイスの記憶領域を用いて作成するものであり、 前記記憶デバイス制御部は、前記複数の第一のチャネル制御部内の前記第一のプロセッサの指示に応じて、前記プロセッサ情報格納領域に格納された情報を、前記複数の記憶デバイスの記憶領域を用いて作成されたプロセッサ情報バックアップ用の格納領域に対してコピーするように制御するものであることを特徴とするディスクアレイ装置。
IPC (3件)：
G06F12/00 ,  G06F3/06 ,  G06F13/10
FI (6件)：
G06F12/00 545B ,  G06F12/00 514E ,  G06F3/06 301M ,  G06F3/06 301S ,  G06F3/06 540 ,  G06F13/10 340Z
Fターム (9件)：
5B014EA05 ,  5B014GA27 ,  5B014HA09 ,  5B065BA01 ,  5B065CA11 ,  5B065CA30 ,  5B065CE01 ,  5B082FA06 ,  5B082HA00
引用特許：
出願人引用 (1件) 審査官引用 (4件)
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