特許

J-GLOBAL ID：200903094030556313

要求/応答転送方法およびメモリ構造

発明者： ギアンフランコ・ビラルディ ,  キッタマリ・エカナダム ,  プラタップ・チャンドラ・パットネイク
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-132962
公開番号（公開出願番号）：特開2002-342161
出願日： 2002年05月08日
公開日（公表日）： 2002年11月29日
要約：

【要約】【課題】 メモリ構造と、プロセッサからのメモリ要求を処理し、メモリ構造の種々のレベルからプロセッサへ応答を戻す方法とを提供する。【解決手段】 メモリ構造10のメモリレベルL1 〜LN は、フォワード・パス5とリターン・パス7によって相互接続される。リターン・パスは、フォワード・パスの2倍の帯域幅を有する。アルゴリズムを用いて、いかに多くの応答が、リターン・パス上の各メモリ・レベルから、プロセッサへ送られるかを決定する。このアルゴリズムは、プロセッサに送られる応答の速度への一定の束縛を保証する。特に、書込み要求が、ターゲットされる同一のレベルにあるならば、または、メモリ・レベルにおける要求が、高位のメモリ・レベルへターゲットされるならば、リターン・パス上のメモリ・レベルのコントローラから、2つの応答が送られる。そうでなければ、リターン・パス上のメモリ・レベルから、ただ1つの応答が送られる。

請求項（抜粋）：

複数のメモリ・レベルと、前記メモリ・レベルを相互接続するフォワード・パスおよびリターン・パスと、プロセッサとを有するメモリ構造において、前記プロセッサからの要求を、前記フォワード・パス上に転送し、前記要求に対する応答を、前記プロセッサへの前記リターン・パス上に転送する方法であって、前記プロセッサからの各要求を、前記複数のメモリ・レベルの各々に送るステップと、前記複数のメモリ・レベルのうちの1つのメモリ・レベルからの要求が、前記1つのメモリ・レベルのメモリへの読取り要求であるならば、この読取り要求に対する応答を、前記1つのメモリ・レベルの内部バッファからの他の応答と共に、前記リターン・パス上に送るステップと、前記複数のメモリ・レベルのうちの1つのメモリ・レベルからの要求が、前記1つのメモリ・レベルのメモリへの書込み要求であるならば、前記1つのメモリ・レベルの内部バッファからの2つの応答を、前記リターン・パス上に送るステップと、前記複数のメモリ・レベルのうちの1つのメモリ・レベルからの要求が、前記複数のメモリ・レベルのうちの高位のメモリ・レベルをターゲットにしているならば、前記1つのメモリ・レベルの内部バッファからの2つの応答を、前記リターン・パス上に送るステップと、前記複数のメモリ・レベルのうちの1つのメモリ・レベルからの要求が、前記複数のメモリ・レベルのうちの低位のメモリ・レベルをターゲットにしているならば、前記1つのメモリ・レベルの内部バッファからの1つの応答を、前記リターン・パス上に送るステップと、を含む方法。

IPC (2件)：

G06F 12/08 509 ,  G06F 12/08 501

FI (2件)：

G06F 12/08 509 B ,  G06F 12/08 501 Z

Fターム (3件)：

5B005JJ11 ,  5B005MM05 ,  5B005NN12

引用特許：

審査官引用 (2件)

• 順次データ転送型メモリ及び順次データ転送型メモリを用いたコンピュータシステム
  公報種別：公開公報   出願番号：特願平5-052601   出願人：株式会社日立製作所
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平10-181840   出願人：松下電器産業株式会社