特許
J-GLOBAL ID：200903094526307003

不揮発性半導体記憶装置

発明者：
坂上 栄人

坂上 栄人 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願平11-256852
公開番号（公開出願番号）：特開2001-085646
出願日： 1999年09月10日
公開日（公表日）： 2001年03月30日
要約：
【要約】【課題】 一括消去時の消費電流を低減することができ、消去後のしきい値電圧分布を狭くすることができるNOR型EEPROMを提供する。【解決手段】 浮遊ゲートと制御ゲートを有する電気的書き換え可能なメモリセルがNOR型に接続されたメモリセルアレイ1と、アドレスによりメモリセルアレイ1のワード線及びビット線を選択するロウデコーダ6及びカラムデコーダ8と、メモリセルアレイ1の読み出しデータをセンスし書き込みデータをラッチするセンスアンプ/ラッチ回路3と、メモリセルアレイ1の消去すべきブロックのワード線に負電圧、共通ソース線に正電圧を与えることによりブロック内のメモリセルのデータを一括消去する動作を制御する制御回路9とを備え、ブロックの一括消去動作は、ブロックの所定のワード線範囲を消去単位として、各消去単位毎の消去動作の繰り返しにより実行される。
請求項（抜粋）：
浮遊ゲートと制御ゲートが積層された構造を有する電気的書き換え可能なメモリセルがマトリクス配列され、行方向に並ぶメモリセルの制御ゲートがワード線に共通接続され、列方向に並ぶメモリセルのドレインがビット線に共通接続され、ソースが共通ソース線に接続されたメモリセルアレイと、アドレスにより前記メモリセルアレイのワード線及びビット線を選択するデコード回路と、前記メモリセルアレイの読み出しデータをセンスし書き込みデータをラッチするセンスアンプ/ラッチ回路と、前記メモリセルアレイの消去すべきブロックのワード線に負電圧、共通ソース線に正電圧を与えることによりブロック内のメモリセルのデータを一括消去する動作を制御する制御回路とを備え、前記ブロックの一括消去動作は、前記ブロックの所定のワード線範囲を消去単位として、各消去単位毎の消去動作の繰り返しにより実行されることを特徴とする不揮発性半導体記憶装置。
IPC (6件)：
H01L 27/115 ,  G11C 16/02 ,  G11C 16/04 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792
FI (4件)：
H01L 27/10 434 ,  G11C 17/00 612 F ,  G11C 17/00 622 A ,  H01L 29/78 371
Fターム (27件)：
5B025AA01 ,  5B025AC01 ,  5B025AD08 ,  5B025AE06 ,  5F001AA02 ,  5F001AB08 ,  5F001AC03 ,  5F001AD12 ,  5F001AD52 ,  5F001AE08 ,  5F001AG09 ,  5F083EP02 ,  5F083EP23 ,  5F083EP77 ,  5F083ER04 ,  5F083ER16 ,  5F083ER23 ,  5F083ER30 ,  5F083GA05 ,  5F083KA20 ,  5F083LA01 ,  5F083LA03 ,  5F083LA05 ,  5F083LA16 ,  5F083LA20 ,  5F083PR42 ,  5F083PR52
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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