特許
J-GLOBAL ID：200903094684002120

半導体装置

発明者：
高橋 弘行

高橋 弘行 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 高橋 詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-319978
公開番号（公開出願番号）：特開2002-135109
出願日： 2000年10月19日
公開日（公表日）： 2002年05月10日
要約：
【要約】【課題】 回路の動作速度の低下を招くことなく、バンド間トンネリング現象に起因する消費電流を有効に抑制することができる半導体装置を提供すること。【解決手段】 NAND回路は、スタンバイモードにおいてゲートとドレインとの間に所定の電位差が生じた状態でオフ状態とされるMOSトランジスタとして、ドレイン側にバンド間リーク対策が施されたn型MOSトランジスタTN11を備える。これにより、スタンバイモードにおいて、信号SCSがLレベルとなって、バンド間リークが発生し得る状態にn型MOSトランジスタTN11がおかれても、このn型MOSトランジスタTN11においてバンド間リークの発生が抑制される。
請求項（抜粋）：
MOSトランジスタから構成された回路を含む半導体装置において、ゲートとドレインとの間に所定の電位差が生じた状態でオフ状態とされるMOSトランジスタとして、前記ドレイン側にバンド間リーク対策が施されたMOSトランジスタを備えたことを特徴とする半導体装置。
IPC (10件)：
H03K 19/0948 ,  G11C 11/41 ,  G11C 11/417 ,  G11C 11/419 ,  G11C 11/412 ,  H01L 21/8238 ,  H01L 27/092 ,  H03K 3/037 ,  H03K 3/356 ,  H03K 19/0185
FI (9件)：
H03K 3/037 Z ,  H03K 19/094 B ,  G11C 11/34 L ,  G11C 11/34 305 ,  G11C 11/34 311 ,  G11C 11/40 301 ,  H01L 27/08 321 L ,  H03K 3/356 B ,  H03K 19/00 101 E
Fターム (44件)：
5B015HH04 ,  5B015JJ05 ,  5B015KA13 ,  5B015KA38 ,  5B015KB09 ,  5B015KB12 ,  5B015KB25 ,  5B015KB35 ,  5B015KB36 ,  5B015KB86 ,  5B015KB91 ,  5B015QQ01 ,  5F048AA07 ,  5F048AB01 ,  5F048AB03 ,  5F048AB04 ,  5F048AC03 ,  5F048BC05 ,  5F048BC18 ,  5J034AB00 ,  5J034AB03 ,  5J034CB01 ,  5J034DB08 ,  5J043AA00 ,  5J043AA03 ,  5J043EE01 ,  5J043HH01 ,  5J043JJ10 ,  5J043KK01 ,  5J056AA03 ,  5J056BB17 ,  5J056BB49 ,  5J056CC05 ,  5J056CC14 ,  5J056CC19 ,  5J056DD13 ,  5J056DD28 ,  5J056DD29 ,  5J056EE12 ,  5J056EE13 ,  5J056FF09 ,  5J056FF10 ,  5J056GG12 ,  5J056JJ02
引用特許：
審査官引用 (12件)
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