特許
J-GLOBAL ID：200903094792674992
基板の設計方法
発明者：
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出願人/特許権者：
代理人 (1件)：
岩橋 文雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-039579
公開番号（公開出願番号）：特開2001-230535
出願日： 2000年02月17日
公開日（公表日）： 2001年08月24日
要約：
【要約】【課題】 半田接合時のチップ立ちを防止して実装不良を減少させることができる基板の設計方法を提供することを目的とする。【解決手段】 電子部品1の両端部の端子1aが半田接合される電極2の設計を行う基板の設計方法において、電子部品1がチップ立ちを生じやすいか否かを電子部品1の端子底面長さLLと端子高さLTとの比率に基づいて判定し、チップ立ちが発生しやすいと判定されたならば、電極2の位置および電極2上のクリーム半田3’の塗布位置を電子部品1の中心側に位置調整量αだけずらして設定するようにした。これにより、位置ずれが生じた場合にも端子1aの底面とクリーム半田3’との接触面積を確保することができ、半田溶融時の半田フィレットによる引き寄せ力とクリーム半田の粘着力による端子1aの保持力をバランスさせ、チップ立ちを有効に防止して実装不良を減少させることができる。
請求項（抜粋）：
両端部に端子を有する電子部品が実装される基板に形成され前記2つの電子部品の端子が半田接合される電極の設計を行う基板の設計方法であって、前記電子部品の基板への半田接合の際にチップ立ちを生じやすいか否かを電子部品の端子寸法に基づいて判定し、チップ立ちが発生しやすいと判定されたならば、前記2つの電極位置および電極上のクリーム半田の塗布位置を電子部品の中心側にずらして設定することを特徴とする基板の設計方法。
IPC (4件)：
H05K 3/34 505
, H05K 3/34 501
, H05K 3/34 507
, G06F 17/50
H05K 3/34 505 B
, H05K 3/34 501 Z
, H05K 3/34 507 C
, G06F 15/60 658 R
5B046AA08
, 5E319AA03
, 5E319AB05
, 5E319BB05
, 5E319CC33
, 5E319CD29
, 5E319GG09
