特許

J-GLOBAL ID：200903094878327055

半導体装置およびその製造方法

発明者： 吉村 尚郎
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-182426
公開番号（公開出願番号）：特開2000-021996
出願日： 1998年06月29日
公開日（公表日）： 2000年01月21日
要約：

【要約】【課題】本発明は、拡散層の深さの低減が図られるMOSFETにおいて、接合リーク電流を改善できるようにすることを最も主要な特徴とする。【解決手段】たとえば、PチャネルMOSFET12のP型ソース/ドレイン拡散層12g上に設けられる、Coシリサイド膜からなる積み上げ構造のシリコン化合物層12iを、P型ソース/ドレイン拡散層12gとの界面が、略平坦で、かつ、N型ウェル領域12bとゲート絶縁膜12cとの界面と略同じ高さとなるようにする。こうして、シリコン化合物層12iの、P型ソース/ドレイン拡散層12gとの界面の平坦性を向上することで、拡散層の深さの低減が図られるMOSFETでの、Co原子の拡散にともなう、接合リーク電流の増大を制御する構成となっている。

請求項（抜粋）：

第一導電型の半導体層と、この半導体層の表面上にゲート絶縁膜を介して設けられたゲート電極と、このゲート電極の形成位置を除く、前記半導体層の表面領域に設けられた第二導電型の拡散層と、この拡散層上に自己整合的に形成され、その拡散層との界面が、前記半導体層および前記ゲート絶縁膜の界面と略同一の高さを有する良導体層とを具備したことを特徴とする半導体装置。

IPC (3件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331

FI (2件)：

H01L 27/08 321 D ,  H01L 27/08 331 A

Fターム (15件)：

5F048AA01 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BA16 ,  5F048BB05 ,  5F048BB08 ,  5F048BB13 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BF11 ,  5F048BF15 ,  5F048BG14 ,  5F048DA25

引用特許：

審査官引用 (3件)

• 特開平1-189919
  
• 半導体集積回路装置およびその製造方法
  公報種別：公開公報   出願番号：特願平8-238275   出願人：株式会社日立製作所
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平6-213439   出願人：富士通株式会社