特許
J-GLOBAL ID：200903094951895539
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-280543
公開番号（公開出願番号）：特開平11-121741
出願日： 1997年10月14日
公開日（公表日）： 1999年04月30日
要約：
【要約】【課題】 本発明は、ゲート耐圧の低下、PEP工程時の寸法合せのズレ、並びに段差による電極用金属の段切れなどの阻止を図る。【解決手段】 基板1と、基板上に形成されたn型ベース層と、n型ベース層上に形成されたp型ベース層3と、p型ベース層表面に選択的に形成された複数のn型ソース層5と、各n型ソース層内に互いに略平行に形成され、n型ソース層及びp型ベース層を貫通してn型ベース層に達する深さを有する複数のゲート用溝6と、各ゲート用溝の深さに等しい深さを有し、各ゲート用溝の端部を互いに接続するようにp型ベース層内に形成された複数の配線用溝21と、各溝の開口部の高さにほぼ等しい高さまで各溝内にゲート絶縁膜7を介して埋込み形成されたポリシリコン層と、n型ソース層上に形成されたソース電極と、n型ベース層とは反対面の基板上に形成されたドレイン電極とを備えた半導体装置。
請求項（抜粋）：
基板と、前記基板上に形成された第1導電型ベース層と、前記第1導電型ベース層上に形成された第2導電型ベース層と、前記第2導電型ベース層表面に選択的に形成された複数の第1導電型ソース層と、前記各第1導電型ソース層内に互いに略平行に形成され、前記第1導電型ソース層及び前記第2導電型ベース層を貫通して前記第1導電型ベース層に達する深さを有する複数のゲート用溝と、前記各ゲート用溝の深さに等しい深さを有し、前記各ゲート用溝の端部を互いに接続するように前記第2導電型ベース層内に形成された複数の配線用溝と、前記各溝の開口部の高さにほぼ等しい高さまで前記各溝内にゲート絶縁膜を介して埋込み形成されたゲート電極と、前記第1導電型ソース層上に形成されたソース電極と、前記第1導電型ベース層とは反対面の前記基板上に形成されたドレイン電極とを備えたことを特徴とする半導体装置。
FI (3件)：
H01L 29/78 652 K
, H01L 29/78 652 N
, H01L 29/78 653 A
