特許

J-GLOBAL ID：200903095012605656

成膜方法

発明者： 山本 陽一 ,  猪鹿倉 博志 ,  鈴木 智美 ,  小竹 勇一郎 ,  塩谷 喜美 ,  大平 浩一 ,  大河原 昭司 ,  前田 和夫
出願人/特許権者： キヤノン販売株式会社 ,  株式会社半導体プロセス研究所
代理人 (1件)： 岡本 啓三
公報種別：公開公報
出願番号（国際出願番号）：特願2000-188287
公開番号（公開出願番号）：特開2002-009069
出願日： 2000年06月22日
公開日（公表日）： 2002年01月11日
要約：

【要約】【課題】 成膜の表面荒れを防止し、或いは膜厚の厚い成膜のクラックの発生を防止しつつ、その成膜が比誘電率2.7台或いはそれ以下の低い誘電率を得ることができる成膜方法を提供する。【解決手段】 シロキサンとN2Oとからなる主要な成膜用ガス成分に希釈用の不活性ガス又は窒素ガス(N2)を加えて構成される成膜ガスをプラズマ化し、反応させて、被成膜基板21上に絶縁膜22を形成する。

請求項（抜粋）：

シロキサンとN2Oとからなる主要な成膜用ガス成分に希釈用の不活性ガス又は窒素ガス(N2)を加えて構成される成膜ガスをプラズマ化し、反応させて、被成膜基板上に絶縁膜を形成することを特徴とする成膜方法。

IPC (4件)：

H01L 21/316 ,  C23C 16/40 ,  H01L 21/312 ,  H01L 21/768

FI (4件)：

H01L 21/316 X ,  C23C 16/40 ,  H01L 21/312 C ,  H01L 21/90 S

Fターム (23件)：

4K030AA06 ,  4K030AA16 ,  4K030AA17 ,  4K030AA18 ,  4K030BA44 ,  4K030CA04 ,  4K030FA02 ,  4K030FA03 ,  4K030LA02 ,  5F033RR21 ,  5F033RR23 ,  5F033SS01 ,  5F033SS15 ,  5F033XX17 ,  5F033XX24 ,  5F058AA10 ,  5F058AC03 ,  5F058AF02 ,  5F058BA20 ,  5F058BC02 ,  5F058BC04 ,  5F058BF27 ,  5F058BF29

引用特許：

審査官引用 (3件)

• 成膜方法
  公報種別：公開公報   出願番号：特願平6-006381   出願人：キヤノン販売株式会社, アルキヤンテック株式会社, 株式会社半導体プロセス研究所
• 層間絶縁膜の形成方法
  公報種別：公開公報   出願番号：特願2000-197596   出願人：松下電器産業株式会社
• 特許第3348084号