特許

J-GLOBAL ID：200903095085114103

半導体装置の製造方法

発明者： 早川 俊之 ,  有留 誠一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-286517
公開番号（公開出願番号）：特開平8-148586
出願日： 1994年11月21日
公開日（公表日）： 1996年06月07日
要約：

【要約】【目的】本発明は、メモリセルのコントロールゲート端とフローティングゲート端との間の層間絶縁膜が必要以上に酸化されることなく、周囲回路トランジスタゲート酸化膜が十分な絶縁耐圧を持つように適性に酸化される半導体装置の製造方法を提供することを目的とする。【構成】本発明は、半導体基板1上に形成されたメモリセル部200,201と、周辺回路トランジスタ部300,301を有する不揮発性半導体記憶装置であり、メモリセル部200,201を形成する際に、メモリセル部200,201の積層領域全面と、周辺回路トランジスタ部300,301の上面と、を耐酸化性膜層で覆った後、熱酸化により全面上に酸化膜層を形成する工程とを備える半導体装置の製造方法である。

請求項（抜粋）：

半導体基板上に形成されたメモリセル部と、周辺回路トランジスタ部を有する不揮発性半導体記憶装置の製造工程において、前記メモリセル部となる第1の積層構造と、前記周辺回路トランジスタ部となる第2の積層構造を形成した後、前記第1の積層構造の全面を耐酸化性膜層で覆い、且つ前記第2の積層構造の上面に該耐酸化性膜層を形成する耐酸化性膜形成工程と、前記耐酸化性膜形成工程の後、熱酸化により全面上に酸化膜層を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。

IPC (5件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/762 ,  H01L 27/115

FI (3件)：

H01L 29/78 371 ,  H01L 21/76 D ,  H01L 27/10 434

引用特許：

審査官引用 (4件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平4-333232   出願人：セイコーエプソン株式会社
• 特開昭62-140464
  
• MOS型半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願平4-109314   出願人：株式会社リコー
• 特開昭62-140464