特許

J-GLOBAL ID：200903095128755175

バッファ化層メモリセル

発明者： 田尻 雅之 ,  シェン テン スー ,  ティンカイ リー ,  フェンヤン ツアン ,  ウェイ パン ,  ウェイ ウェイ ザン ,  デビッド アール. エヴァンス
出願人/特許権者： シャープ株式会社
代理人 (3件)： 山本 秀策 ,  安村 高明 ,  大塩 竹志
公報種別：公開公報
出願番号（国際出願番号）：特願2004-259085
公開番号（公開出願番号）：特開2005-203733
出願日： 2004年09月06日
公開日（公表日）： 2005年07月28日
要約：

【課題】バッファ化メモリセルを形成する方法の提供。【解決手段】下部電極202を形成するステップ、下部電極202の上に配置される巨大磁気抵抗(CMR)メモリ膜204を形成するステップ、メモリ膜204の上に配置されるメモリ安定半導体バッファ層206(通常、金属酸化物)を形成するステップ、および半導体バッファ層206の上に配置される上部電極208を形成するステップを包含する。この方法のいくつかの局面において、半導体バッファ層206は、YBa2Cu3O7-X(YBCO)などから形成され、10〜200ナノメートル(nm)の範囲の厚さを有する。上部および下部電極208、202は、TiN/Tiなどであり得る。CMRメモリ膜204は、Pr1-XCaXMnO3(PCMO)メモリ膜から形成され得、ここでxは0.1〜0.6の領域であり、10〜200nmの範囲の厚さを有する。【選択図】図4

請求項（抜粋）：

バッファ化メモリセルを形成するための方法であって、 下部電極を形成するステップと、 該下部電極の上に配置される巨大磁気抵抗(CMR)メモリ膜を形成するステップと、 該メモリ膜の上に配置されるメモリ安定半導体バッファ層を形成するステップと、 該半導体バッファ層の上に配置される上部電極を形成するステップと を包含する方法。

IPC (1件)：

H01L27/10

FI (1件)：

H01L27/10 451

Fターム (8件)：

5F083FZ10 ,  5F083GA09 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA45 ,  5F083JA60

引用特許：

審査官引用 (3件)

• 共有ビット線クロスポイントメモリアレイ
  公報種別：公開公報   出願番号：特願2002-269194   出願人：シャープ株式会社
• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-073501   出願人：富士通株式会社
• 電気的にプログラム可能な抵抗特性を有する、クロストークが低いクロスポイントメモリ
  公報種別：公開公報   出願番号：特願2002-152419   出願人：シャープ株式会社