特許
J-GLOBAL ID：200903095244987776
半導体記憶装置
発明者：
,
出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-323149
公開番号（公開出願番号）：特開平9-162304
出願日： 1995年12月12日
公開日（公表日）： 1997年06月20日
要約：
【要約】【課題】 集積度の向上を図った半導体記憶装置を得る。【解決手段】 NMOSトランジスタQn1は、ゲートが書き込みワード線WWLn、ソースが書き込みビット線WBLn、ドレインがノードN1にそれぞれ接続される。NMOSトランジスタQn2はゲートが読み出しワード線RWLn、ソースが読み出しビット線RBLnにそれぞれ接続される。NMOSトランジスタQn3のゲートがNMOSトランジスタQn1のドレイン、ソースが接地レベル、ドレインがNMOSトランジスタQn2のドレインにそれぞれ接続される。NMOSトランジスタQn4はゲートが接地レベル、ソースがNMOSトランジスタQn3のソース、ドレインがNMOSトランジスタQn1のドレインにそれぞれ接続される。NMOSトランジスタQn4を常にオフしており、トランジスタQn1のドレインとトランジスタQn3のソースとが絶縁分離される。
請求項（抜粋）：
書き込みワード線と、書き込みビット線と、読み出しワード線と、読み出しビット線と、制御電極が前記書き込みワード線に接続され、一方電極が前記書き込みビット線に接続される所定の導電型の第1のトランジスタと、制御電極が前記読み出しワード線に接続され、一方電極が前記読み出しビット線に接続される前記所定の導電型の第2のトランジスタと、制御電極が前記第1のトランジスタの他方電極に接続され、一方電極に第1の制御電圧を受け、他方電極が前記第2のトランジスタの他方電極に接続される前記所定の導電型の第3のトランジスタと、制御電極に第2の制御電圧を受け、一方電極が前記第3のトランジスタの一方電極に接続され、他方電極が前記第1のトランジスタの他方電極に接続される前記所定の導電型の第4のトランジスタとを備え、前記第2の制御電圧は、前記第4のトランジスタを非導通状態にするレベルの電圧を含み、前記第1〜第4のトランジスタにより前記第3のトランジスタの制御電極を記憶ノードとしたメモリセルを構成する、半導体記憶装置。
IPC (5件)：
H01L 21/8242
, H01L 27/108
, G11C 11/401
, H01L 21/8238
, H01L 27/092
H01L 27/10 321
, G11C 11/34 362 B
, H01L 27/08 321 J
