特許
J-GLOBAL ID：200903095315934393
メモリデバイス試験装置およびデ-タ選択回路
発明者：
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出願人/特許権者：
代理人 (1件)：
龍華 明裕
公報種別：公開公報
出願番号（国際出願番号）：特願平11-130390
公開番号（公開出願番号）：特開2000-040391
出願日： 1999年05月11日
公開日（公表日）： 2000年02月08日
要約：
【要約】【課題】 パケット方式のメモリデバイスを試験するメモリデバイス試験装置を提供する。【解決手段】 本発明によるメモリデバイス装置は、パターン発生器60、ピンデータセレクタ70、波形整形器30、メモリデバイス差込部40および比較器50を有する。ピンデータセレクタ70及び71は、複数の信号から1つの信号を選択して複数回に分けて出力するサブ・ピンデータセレクタ70a及び71aを備える。サブ・ピンデータセレクタ70a及び71aは、パターン発生器60が生成した信号から1つの信号を選択し、選択した信号を波形整形器30に送る。書込み要求コマンド信号がパケット方式のメモリデバイス46に入力された後、テストデータ信号がメモリデバイス46に書き込まれる。メモリデバイス46から読み出されるテストデータが、期待値データと比較器50で比較され、メモリデバイス46の良否を判定する。
請求項（抜粋）：
アドレス信号及び制御信号の少なくとも一部を含む、複数サイクルのパケット信号によりデータの入出力が制御されるパケット方式のメモリデバイスを試験するメモリデバイス試験装置であって、前記複数サイクルのパケット信号に用いられている全ての信号を一つのサイクルで生成するパターン発生器と、前記パターン発生器が生成した前記全ての信号から、一部づつを選択し複数回に分けて出力することにより前記複数サイクルのパケット信号を生成するピンデータセレクタと、前記メモリデバイスを差込み、前記ピンデータセレクタが生成した前記複数サイクルのパケット信号を与えることにより、前記メモリデバイスにテストデータを書き込むこと及び前記メモリデバイスから前記テストデータを読み出すことの可能なメモリデバイス差込み部と、前記メモリデバイスに書き込むべく前記メモリデバイスに与えた前記テストデータと同一の期待値データと、前記メモリデバイスに一旦書き込んだ後に読み出した前記テストデータとを比較する比較器とを備えたことを特徴とするメモリデバイス試験装置。
IPC (2件)：
G11C 29/00 651
, G01R 31/28
G11C 29/00 651 Z
, G01R 31/28 B
, G01R 31/28 M
