特許

J-GLOBAL ID：200903095839259910

半導体装置及びその製造方法

発明者： 八木下 淳史 ,  齋藤 友博 ,  須黒 恭一
出願人/特許権者： 株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-367911
公開番号（公開出願番号）：特開2001-185731
出願日： 1999年12月24日
公開日（公表日）： 2001年07月06日
要約：

【要約】【課題】MISトランジスタのソース及びドレインを形成した後にセルフアラインでゲート電極を形成する半導体装置の製造方法において、工程数の削減を図る。【解決手段】SOI基板10上に絶縁層15を形成する工程と、前記絶縁層のMISトランジスタのゲート形成領域を除去してゲート溝16を形成する工程と、SOI基板10の表面にソース及びドレインを形成するためのイオン注入を行う工程と、アニール処理を行って、前記SOI層13の表面にソース及びドレイン17を形成する工程と、前記ゲート溝16の底面に露出するSOI層13の表面にゲート絶縁膜20を形成する工程と、前記ゲート溝16内にゲート電極21を埋め込み形成することを特徴とする。

請求項（抜粋）：

SOI基板と、このSOI基板上に形成され溝を有する絶縁層と、この絶縁層の溝内に埋め込み形成されたMISトランジスタのゲート絶縁膜及びゲート電極とを具備し、前記MISFETのチャネル領域のSOI基板のSOI層厚が周囲のSOI層厚より薄く、且つ該チャネル領域下部のSOI基板の埋め込み絶縁層が周囲の埋め込み絶縁層厚より厚くなっていることを特徴とする半導体装置。

IPC (2件)：

H01L 29/786 ,  H01L 27/12

FI (3件)：

H01L 27/12 L ,  H01L 29/78 618 D ,  H01L 29/78 617 J

Fターム (19件)：

5F110AA16 ,  5F110CC02 ,  5F110DD05 ,  5F110EE01 ,  5F110EE03 ,  5F110EE04 ,  5F110EE14 ,  5F110FF01 ,  5F110FF03 ,  5F110FF09 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ16 ,  5F110HJ22 ,  5F110HJ23 ,  5F110HM15 ,  5F110NN02 ,  5F110NN35

引用特許：

審査官引用 (3件)

• 半導体基板およびその製造方法
  公報種別：公開公報   出願番号：特願平9-304490   出願人：株式会社デンソー
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平6-173914   出願人：株式会社東芝
• 電界効果型トランジスタとその製造方法
  公報種別：公開公報   出願番号：特願平5-330777   出願人：日本電気株式会社