特許
J-GLOBAL ID：200903096232257310

半導体装置及びその製造方法並びに半導体基板構造

発明者：
及川 隆一

及川 隆一 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 西村 征生
公報種別：公開公報
出願番号（国際出願番号）：特願平11-157117
公開番号（公開出願番号）：特開2000-349280
出願日： 1999年06月03日
公開日（公表日）： 2000年12月15日
要約：
【要約】【課題】 高コストの特殊な成長技術を不要にして、リーク及びゲート耐圧を劣化させることなく、寄生抵抗の減少を図る。【解決手段】 開示されている半導体装置は、例えば半絶縁性GaAs基板1上にGaAs層等からなるバッファ層2を介して、チャネル層となるノンドープInGaAs層3が形成され、このノンドープInGaAs層3上には、第1のn型AlGaAs層4、第2のn-型AlGaAs層5及び第3のn型AlGaAs層6が順次に成膜され、第2のn-型AlGaAs層5が最も低い不純物濃度に設定されるように構成されたキャリア供給層7が形成されている。
請求項（抜粋）：
化合物半導体基板上にチャネル層となるノンドープ化合物半導体層が形成され、前記チャネル層上に、複数のn型化合物半導体層が順次に成膜されて構成されたキャリア供給層が形成されている半導体装置であって、前記キャリア供給層は、前記チャネル層側から順次に成膜された第1、第2及び第3のn型化合物半導体層から構成されて、前記第2のn型化合物半導体層が最も低い不純物濃度に設定され、該第2のn型化合物半導体層にショットキ接合を形成するようにゲート電極が形成されると共に、該ゲート電極の周囲に前記第3のn型化合物半導体層が形成されていることを特徴とする半導体装置。
IPC (3件)：
H01L 29/778 ,  H01L 21/338 ,  H01L 29/812
FI (2件)：
H01L 29/80 H ,  H01L 29/80 F
Fターム (21件)：
5F102FA01 ,  5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ05 ,  5F102GK05 ,  5F102GL04 ,  5F102GM06 ,  5F102GN05 ,  5F102GQ01 ,  5F102GR09 ,  5F102GR10 ,  5F102GS04 ,  5F102GT03 ,  5F102GT05 ,  5F102GV07 ,  5F102HC01 ,  5F102HC11 ,  5F102HC15 ,  5F102HC18
引用特許：
審査官引用 (5件)
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