特許

J-GLOBAL ID：200903096618601350

入力/出力保護回路

発明者： 山口 泰男 ,  佐藤 広利 ,  井上 靖朗 ,  岩松 俊明
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-076305
公開番号（公開出願番号）：特開平9-270492
出願日： 1996年03月29日
公開日（公表日）： 1997年10月14日
要約：

【要約】【課題】 入力/出力保護回路のサージ耐性を向上する。【解決手段】 入力端子30と電源線32との間に接続されたPチャネルMOSトランジスタ34と、入力端子30と接地線33との間に接続されたNチャネルMOSトランジスタ35とを備えた入力/出力保護回路において、トランジスタ34,35のゲート電極34a,35aがともにフローティング状態にある。

請求項（抜粋）：

入力端子/出力端子と複数のMOSトランジスタを含む内部回路との間に接続され絶縁層上に形成される入力/出力保護回路であって、前記絶縁層上に形成され前記入力端子/出力端子と第1の電源線との間に接続された第1の半導体膜と、前記第1の半導体膜上に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜上に形成されフローティング状態にある第1のゲート電極とを含む第1のMOS素子を備える、入力/出力保護回路。

IPC (3件)：

H01L 27/04 ,  H01L 21/822 ,  H01L 29/786

FI (2件)：

H01L 27/04 H ,  H01L 29/78 623 Z

引用特許：

出願人引用 (4件)

• 半導体装置
  公報種別：公開公報   出願番号：特願平6-129998   出願人：富士通株式会社
• マルチゲートMOS型電界効果トランジスタ
  公報種別：公開公報   出願番号：特願平6-059683   出願人：株式会社リコー
• 特開平4-345064
  
• 特開平4-241452
  

審査官引用 (6件)

• 特開平4-345064
  
• 特開平4-241452
  
• 半導体装置
  公報種別：公開公報   出願番号：特願平6-129998   出願人：富士通株式会社
• マルチゲートMOS型電界効果トランジスタ
  公報種別：公開公報   出願番号：特願平6-059683   出願人：株式会社リコー
• 特開平4-345064
  
• 特開平4-241452