特許

J-GLOBAL ID：200903096692097184

半導体記憶装置

発明者： 遠藤 哲郎 ,  舛岡 富士雄 ,  竹内 昇 ,  谷上 拓司 ,  横山 敬
出願人/特許権者： 舛岡 富士雄 ,  シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-190495
公開番号（公開出願番号）：特開2003-007868
出願日： 2001年06月22日
公開日（公表日）： 2003年01月10日
要約：

【要約】【課題】 バックバイアス効果による影響を低減させて集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより増大させ、製造プロセス起因の特性ばらつきのない半導体記憶装置。【解決手段】 半導体基板と、島状半導体層と、これの側壁の全周囲又は一部に形成された電荷畜積層と、この上に形成された制御ゲートとから構成されるメモリセル及び該メモリセルの一方端部に形成され、該セルに対して直列配置されるゲート電極からなり、前記電荷蓄積層及び前記ゲート電極の少なくとも1つが前記島状半導体層の側壁に形成された窪み内部にその一部を配置し、前記制御ゲートの少なくとも1つが前記電荷蓄積層の側壁に形成された窪み内部にその一部を配置してなる半導体記憶装置。

請求項（抜粋）：

半導体基板と、少なくとも1つの島状半導体層と、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷畜積層と、該電荷蓄積層の上に形成された制御ゲートとから構成される少なくとも1つのメモリセル及び該メモリセルの少なくとも一方の端部に形成され、該メモリセルに対して直列に配置されてなる前記メモリセルを選択するためのゲート電極からなる半導体記憶装置であって、前記電荷蓄積層の少なくとも1つが、前記島状半導体層の側壁に形成された窪みの内部にその一部を配置し、前記制御ゲートの少なくとも1つが、前記電荷蓄積層の側壁に形成された窪みの内部にその一部を配置し、前記ゲート電極の少なくとも1つが、前記島状半導体層の側壁に形成された窪みの内部にその一部を配置してなることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (58件)：

5F083EP03 ,  5F083EP13 ,  5F083EP18 ,  5F083EP22 ,  5F083EP23 ,  5F083EP30 ,  5F083EP33 ,  5F083EP34 ,  5F083EP44 ,  5F083EP55 ,  5F083EP56 ,  5F083EP62 ,  5F083EP67 ,  5F083EP76 ,  5F083ER09 ,  5F083ER17 ,  5F083GA10 ,  5F083GA22 ,  5F083HA02 ,  5F083JA04 ,  5F083JA05 ,  5F083PR03 ,  5F083PR07 ,  5F083PR10 ,  5F083PR12 ,  5F083PR29 ,  5F083PR37 ,  5F083PR39 ,  5F083PR40 ,  5F101BA02 ,  5F101BA06 ,  5F101BA07 ,  5F101BA13 ,  5F101BA29 ,  5F101BA36 ,  5F101BA46 ,  5F101BB02 ,  5F101BB05 ,  5F101BC02 ,  5F101BD03 ,  5F101BD05 ,  5F101BD10 ,  5F101BD13 ,  5F101BD14 ,  5F101BD22 ,  5F101BD30 ,  5F101BD34 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BH02 ,  5F101BH03 ,  5F101BH04 ,  5F101BH05 ,  5F101BH09 ,  5F101BH13 ,  5F101BH14 ,  5F101BH19