特許
J-GLOBAL ID：200903096739629511
静電放電に対して保護するための保護構造体を備えた集積半導体回路
発明者：
出願人/特許権者：
代理人 (1件)：
矢野 敏雄 (外4名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-514334
公開番号（公開出願番号）：特表2001-518714
出願日： 1998年09月29日
公開日（公表日）： 2001年10月16日
要約：
【要約】本発明は、静電放電に対して保護するための保護構造体を備えた集積半導体回路に関する。この保護構造体は、コレクタ端子とベース端子とが1つのサイリスタ構造体に相互に結合された、導電形式の異なるトランジスタからなる。ここでは集積された垂直型npnスイッチングトランジスタを保護素子として使用し、そのベースは集積されたpnp制御トランジスタにより制御される。ここで重要なことは、制御トランジスタの増幅係数を十分に小さくし、高電流特性曲線が保持電圧に不所望にバックジャンプすることにより点弧することを回避することである。さらにトレンチ層は非常に低抵抗でなければならない。このことにより、電流の均等性が破断の際に達成される。制御トランジスタの基本値を適切に選択することにより、アクティブな保護素子のスイッチオン電圧が調整される。
請求項（抜粋）：
少なくとも1つの半導体本体(7)に配置された集積半導体回路(1)であって、a)少なくとも1つの端子パッド(5)と、b)少なくとも1つの第1の電位レール(2)と、c)少なくとも1つの第2の電位レール(3)と、d)集積半導体(1)を静電放電に対して保護するための少なくとも1つの保護素子(6)とを有し、 前記端子パッド(5)は、導電性の接続線路(4)を介して集積半導体回路(1)と接続されており、 前記第1の電位レール(2)は、動作時に第1の給電電位(VCC)を集積半導体回路(1)に導き、 前記第2の電位レール(3)は、動作時に第2の給電電位(VSS)を集積半導体(1)に導き、 前記保護素子(6)は、接続パッド(5)と集積半導体回路(1)との間に配置されており、かつ電位レール(2,3)の少なくとも1つと接続されており、 前記保護素子(6)は、第1の導電形式の多数電荷キャリアを備えた複数の第1のトランジスタ(T1)と、第2の導電形式の多数電荷キャリアを備えた複数の第2のトランジスタ(t2)とを有し、 前記トランジスタ(T1,T2)は、それらのベース端子とそれらのコレクタ端子とを相互に接続することにより1つのサイリスタ構造体として接続されている形式の集積半導体回路において、e)少なくとも1つの第1の集積抵抗(R1)が設けられており、 該集積抵抗は可能な限りに低抵抗に構成されており、第2のトランジスタ(T2)のベース端子と、第1のトランジスタ(T1)のコレクタ端子とを制御する、ことを特徴とする集積半導体回路。
IPC (3件)：
H01L 27/06
, H01L 27/04
, H01L 21/822
H01L 27/06 101 P
, H01L 27/04 H
5F038BH02
, 5F038BH06
, 5F038BH07
, 5F038BH13
, 5F038EZ13
, 5F082AA33
, 5F082BA02
, 5F082BA11
, 5F082BA14
, 5F082BA23
, 5F082BA47
, 5F082BC04
, 5F082BC09
, 5F082DA02
, 5F082FA01
, 5F082FA16
, 5F082GA02
, 5F082GA04
