特許
J-GLOBAL ID：200903096787163982
半導体装置
発明者：
,
出願人/特許権者：
代理人 (6件)：
吉武 賢次
, 橘谷 英俊
, 佐藤 泰和
, 吉元 弘
, 川崎 康
, 箱崎 幸雄
公報種別：公開公報
出願番号（国際出願番号）：特願2004-008042
公開番号（公開出願番号）：特開2005-203550
出願日： 2004年01月15日
公開日（公表日）： 2005年07月28日
要約：
【課題】 IE効果を維持しながら、破壊耐量が改善された半導体装置を提供する。【解決手段】 ダミーセル領域DCを有するIEGT1において、ダミーのベース層18の表面層に狭小な第2のエミッタ層32を選択的に形成し、この第2のエミッタ層32とビアコンタクト30を介してベース層18をエミッタ電極28に接続し、かつ、第2のエミッタ層32とビアコンタクト30の形状でフローティング抵抗34の抵抗値を調整する。【選択図】 図2
請求項（抜粋）：
第1導電型のドリフト層と、
前記ドリフト層上に配設された第2導電型のコレクタ層と、
前記コレクタ層上に配設されたコレクタ電極と、
前記ドリフト層上の前記コレクタ層から離隔した領域に配設された第2導電型のベース層と、
前記ベース層の表面から前記ドリフト層内に達するように互いに間隔をおいて形成され、前記ベース層をメインセル領域とダミーセル領域に分割する複数のトレンチと、
前記メインセル領域内で前記トレンチに沿って前記ベース層の表面層に選択的に形成された第1導電型の第1のエミッタ層と、
前記複数のトレンチのうち、前記メインセル領域を挟むトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記メインセル領域の前記ベース層および前記第1のエミッタ層の上に配設されたエミッタ電極と、
前記ダミーセル領域の前記ベース層の表面層に散在するように選択的に形成され、その表面積が前記第1のエミッタ層よりも小さい第1導電型の第2のエミッタ層と、
を備える半導体装置。
IPC (2件)：
FI (8件)：
H01L29/78 652M
, H01L29/78 653A
, H01L29/78 655A
, H01L29/78 655G
, H01L29/78 655Z
, H01L29/78 622
, H01L29/78 626A
, H01L29/78 617K
5F110AA11
, 5F110BB12
, 5F110CC09
, 5F110DD05
, 5F110DD13
, 5F110EE22
, 5F110GG02
, 5F110GG12
, 5F110GG22
, 5F110HM04
, 5F110HM12
