特許

J-GLOBAL ID：200903096841938847

半導体加速度センサの製造方法

発明者： 吉田 仁 ,  友成 恵昭 ,  笠野 文宏
出願人/特許権者： 松下電工株式会社
代理人 (1件)： 佐藤 成示 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-100782
公開番号（公開出願番号）：特開平9-289327
出願日： 1996年04月23日
公開日（公表日）： 1997年11月04日
要約：

【要約】【課題】 撓み部の厚さを精度良く形成することができる両持ち梁構造の半導体加速度センサの製造方法を提供する。【解決手段】 シリコン基板1の中央部11を外囲した一面側所定位置にて不純物濃度の高いP+又はN+の埋め込み層12を形成する埋め込み層形成工程と、シリコン基板1の一面に撓み部21に相当する厚さでエピタキシャル層2を形成するエピタキシャル層形成行程と、エピタキシャル層2の撓み部21に対応する部分に、そのエピタキシャル層2と反対の導電型を有したピエゾ抵抗23を形成するピエゾ抵抗形成行程と、重り部13の外周縁に対応する部分をシリコン基板1の他面側から異方性エッチングして、埋め込み層12に到達する切り込み部13bを形成する切り込み部形成行程と、埋め込み層12を等方性エッチングにて除去して、撓み部21をエピタキシャル層2に形成する撓み部形成工程と、を有する構成にしてある。

請求項（抜粋）：

シリコン基板の中央部を外囲した一面側所定位置にて不純物濃度の高いP+又はN+の埋め込み層を形成する埋め込み層形成工程と、次いで、シリコン基板の一面に加速度印加時に撓む撓み部に相当する厚さでエピタキシャル層を形成するエピタキシャル層形成行程と、次いで、エピタキシャル層の撓み部に対応する部分に、そのエピタキシャル層と反対の導電型を有して撓みによる抵抗変化を電気信号に変換するピエゾ抵抗を形成するピエゾ抵抗形成行程と、次いで、加速度印加時に撓み部に撓みを与える重り部の外周縁に対応する部分をシリコン基板の他面側から異方性エッチングして、埋め込み層に到達する切り込み部を形成する切り込み部形成行程と、次いで、埋め込み層を等方性エッチングにて除去して、重り部の中央部に接続して両端が支持された撓み部をエピタキシャル層に形成する撓み部形成工程と、を有することを特徴とする両持ち梁構造の半導体加速度センサの製造方法。

IPC (3件)：

H01L 29/84 ,  G01L 1/18 ,  G01P 15/12

FI (3件)：

H01L 29/84 A ,  G01L 1/18 ,  G01P 15/12

引用特許：

審査官引用 (5件)

• 加速度センサ及びその製造方法
  公報種別：公開公報   出願番号：特願平7-035513   出願人：株式会社東海理化電機製作所
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平3-261940   出願人：日産自動車株式会社
• 特開平3-110478
  
• 特開平2-081477
  
• 特開平3-255369