特許
J-GLOBAL ID：200903096871310842

半導体装置

発明者：
喜友名 正

喜友名 正 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について

, 
株式会社日立インフォメーションテクノロジー

株式会社日立インフォメーションテクノロジー について


代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願平9-141097
公開番号（公開出願番号）：特開平10-322178
出願日： 1997年05月16日
公開日（公表日）： 1998年12月04日
要約：
【要約】【課題】 その最小遅延時間及びレイアウト所要面積が小さく、設計及び遅延時間管理が容易で、かつ試験診断性に優れた可変遅延回路を実現して、可変遅延回路を含むASIC等の高速化を図り、その試験診断精度を高める。【解決手段】 ASIC等に搭載される可変遅延回路を、例えば、対応する遅延制御信号c0がロウレベルとされるとき入力端子iを介して入力される実質的な入力信号iを選択的に出力端子xに伝達するナンドゲートNA1と、このとき入力端子jを介して入力される実質的な入力信号jを選択的に出力端子yに伝達するナンドゲートNA2と、対応する遅延制御信号c0が択一的にハイレベルとされるとき実質的な入力信号iを選択的に出力端子yに伝達するナンドゲートNA3とをそれぞれ含み、出力端子xと入力端子iならびに出力端子yと入力端子jがそれぞれ順次直列結合される複数の単位遅延回路D0等をもとに構成する。
請求項（抜粋）：
第1の入力信号が入力される第1の入力端子と、第2の入力信号が入力される第2の入力端子と、第1の出力信号が出力される第1の出力端子と、第2の出力信号が出力される第2の出力端子と、遅延制御信号が入力される遅延制御端子と、対応する上記遅延制御信号が第1の論理レベルとされるとき実質的な上記第1の入力信号を上記第1の出力信号として選択的に上記第1の出力端子に伝達する第1の論理ゲートと、対応する上記遅延制御信号が第1の論理レベルとされるとき実質的な上記第2の入力信号を上記第2の出力信号として選択的に上記第2の出力端子に伝達する第2の論理ゲートと、対応する上記遅延制御信号が第2の論理レベルとされるとき実質的な上記第1の入力信号を上記第2の出力信号として選択的に上記第2の出力端子に伝達する第3の論理ゲートとをそれぞれ含む複数の単位遅延回路の上記第1の出力端子及び第1の入力端子ならびに上記第2の出力端子及び第2の入力端子がそれぞれ順次直列結合されてなる可変遅延回路を具備することを特徴とする半導体装置。
IPC (2件)：
H03K 5/13 ,  H03H 11/26
FI (2件)：
H03K 5/13 ,  H03H 11/26 A
引用特許：
審査官引用 (4件)
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