特許

J-GLOBAL ID：200903096901181856

半導体記憶装置及びその製造方法

発明者： 遠藤 哲郎 ,  舛岡 富士雄 ,  谷上 拓司 ,  横山 敬 ,  竹内 昇 ,  和田 昌久 ,  佐藤 功太 ,  木下 和司
出願人/特許権者： 舛岡 富士雄 ,  シャープ株式会社
代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2001-190270
公開番号（公開出願番号）：特開2003-068885
出願日： 2001年06月22日
公開日（公表日）： 2003年03月07日
要約：

【要約】【課題】 電荷蓄積層及び制御ゲートを有する半導体記憶装置のバックバイアス効果による影響を低減させることにより集積度を向上させ、占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制された半導体記憶装置を提供することを目的とする。【解決手段】 半導体基板と、少なくとも一つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成されるメモリセルとを有する半導体記憶装置であって、該メモリセルが直列に配置され、該メモリセルが配置する前記島状半導体層が、半導体基板に対する水平方向の断面積が段階的に異なる形状を有する半導体記憶装置。

請求項（抜粋）：

半導体基板と、少なくとも一つの島状半導体層、該島状半導体層の側壁の周囲の全部又は一部に形成された電荷蓄積層及び制御ゲートから構成されるメモリセルとを有する半導体記憶装置であって、該メモリセルが直列に配置され、該メモリセルが配置する前記島状半導体層が、半導体基板に対する水平方向の断面積が段階的に異なる形状を有することを特徴とする半導体記憶装置。

IPC (5件)：

H01L 21/8247 ,  G11C 16/04 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (4件)：

H01L 29/78 371 ,  H01L 27/10 434 ,  G11C 17/00 622 Z ,  G11C 17/00 622 E

Fターム (56件)：

5B025AA01 ,  5B025AA04 ,  5B025AA05 ,  5B025AA06 ,  5B025AA07 ,  5B025AB01 ,  5B025AB03 ,  5B025AC01 ,  5B025AE00 ,  5F083EP02 ,  5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP42 ,  5F083EP44 ,  5F083EP52 ,  5F083EP55 ,  5F083EP76 ,  5F083ER02 ,  5F083ER03 ,  5F083ER09 ,  5F083ER14 ,  5F083ER21 ,  5F083ER30 ,  5F083GA09 ,  5F083HA02 ,  5F083JA02 ,  5F083JA04 ,  5F083JA05 ,  5F083JA32 ,  5F083PR03 ,  5F083PR05 ,  5F083PR21 ,  5F083PR37 ,  5F083PR39 ,  5F083PR40 ,  5F101BA13 ,  5F101BA29 ,  5F101BA36 ,  5F101BA44 ,  5F101BA45 ,  5F101BB02 ,  5F101BC02 ,  5F101BC11 ,  5F101BD05 ,  5F101BD16 ,  5F101BD30 ,  5F101BD34 ,  5F101BE05 ,  5F101BH02 ,  5F101BH04 ,  5F101BH05 ,  5F101BH09 ,  5F101BH14 ,  5F101BH15