特許
J-GLOBAL ID：200903096951455523

半導体記憶装置

発明者：
笠井 政範

笠井 政範 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願2000-026390
公開番号（公開出願番号）：特開2001-222883
出願日： 2000年02月03日
公開日（公表日）： 2001年08月17日
要約：
【要約】【課題】 ビット線の読み出しマージンを大きくすることができ、且つ、センスアンプの消費電力が小さいFeRAMを提供する。【解決手段】 この発明は、ワード線WL1 〜WLm 、プレート線PL1 〜PLm/2 、ビット線BL1 〜BLn 、メモリセルM11〜Mmn、センスアンプ111およびビット線容量可変部120-1〜120-nとを備える。容量可変部120-1〜120-nは、内部にキャパシタを備えている。メモリセルがビット線に記憶値を出力する際には、内部キャパシタとビット線とを接続してビット線のキャパシタンスを大きくすることにより、読み出しマージンを大きくすることができる。センスアンプが記憶値を増幅する際には、内部キャパシタとビット線とを非接続にしてビット線のキャパシタンスを小さくすることにより、センスアンプの消費電力を小さくすることができる。
請求項（抜粋）：
並列に配置された、複数のワード線および複数のプレート線と、前記ワード線と交差するように配置された、複数のビット線と、前記ワード線と前記ビット線とが交差する位置にそれぞれ配置され、前記ワード線および前記プレート線の電位制御によって前記ビット線に記憶値を出力する、複数のメモリセルと、前記ビット線から入力された前記記憶値を増幅するセンスアンプと、前記メモリセルが前記ビット線に前記記憶値を出力する際には内部のキャパシタと前記ビット線とを接続し、前記センスアンプが前記記憶値を増幅する際には前記キャパシタと前記ビット線とを非接続にする、複数の容量可変部と、を備えることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/22 ,  G11C 14/00
FI (2件)：
G11C 11/22 ,  G11C 11/34 352 A
Fターム (5件)：
5B024AA01 ,  5B024AA04 ,  5B024BA01 ,  5B024BA05 ,  5B024CA07
引用特許：
審査官引用 (7件)
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