特許
J-GLOBAL ID：200903096986302770
集積メモリおよび集積メモリの作動方法
発明者：
出願人/特許権者：
代理人 (1件)：
矢野 敏雄 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-202594
公開番号（公開出願番号）：特開2002-093147
出願日： 2001年07月03日
公開日（公表日）： 2002年03月29日
要約：
【要約】【課題】 列線路BL0〜BLnと行線路WL0〜WLmとの間に介挿されている、磁気抵抗メモリ効果を有するメモリセルMCを備えた集積メモリを、メモリセルから一層確実な読み出しが行われるようにする。【解決手段】 行線路は選択回路2に接続されており、行線路のそれぞれは選択信号に対する接続端子GNDに接続されて、行線路に接続されているメモリセルのデータ信号DAを読み出すようになっており、データ信号を読み出すようにメモリセルに接続されていない行線路が選択回路において電気的に分離されているように該選択回路は構成され、制御手段4によって制御されるようになっている。
請求項（抜粋）：
それぞれ複数の列線路(BL0ないしBLn)とそれぞれ複数の行線路(WL0ないしWLm)との間に介挿されている、磁気抵抗メモリ効果を有するメモリセル(MC)を備えた集積メモリにおいて、行線路(WL0ないしWLm)は選択回路(2)に接続されており、行線路のそれぞれ1つ(WL2)は前記選択回路(2)において選択信号に対する1つの接続端子(GND)に接続されて、前記行線路(WL2)に接続されているメモリセル(MC2)のデータ信号(DA)を読み出すようになっており、前記データ信号(DA)を読み出すように前記メモリセル(MC2)に接続されていない行線路(WL0,WL1,WLm)が前記選択回路(2)において電気的にアイソレーションされているように該選択回路(2)は構成されておりかつ制御手段(4)によって制御されるようになっていることを特徴とする集積メモリ。
IPC (5件)：
G11C 11/14
, G11C 11/15
, H01L 27/10 481
, H01L 27/105
, H01L 43/08
G11C 11/14 Z
, G11C 11/15
, H01L 27/10 481
, H01L 43/08 Z
, H01L 27/10 447
5F083FZ10
, 5F083GA11
, 5F083LA04
, 5F083LA05
, 5F083LA09
, 5F083LA12
, 5F083LA28
