特許
J-GLOBAL ID：200903097017634240

パターン歪検出装置及び検出方法並びに半導体装置

発明者：
田岡 弘展

田岡 弘展 について

, 
森泉 幸一

森泉 幸一 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 高田 守 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-337710
公開番号（公開出願番号）：特開2000-182921
出願日： 1998年11月27日
公開日（公表日）： 2000年06月30日
要約：
【要約】【課題】 半導体製造において形成されるパターンのパターン歪を予測し、許容値以上のパターン歪の生じる部分を検出する。【解決手段】 半導体製造プロセスにおいて設計レイアウトパターンを基に形成される仕上がりパターンを予測し、仕上がり予測パターンの輪郭を多角形化する。一方、設計レイアウトパターンを基に検査用基準パターンを作成する。そして、多角化された仕上り予測パターンと検査用基準パターンとを比較することにより仕上がり予測パターンのパターン歪を検出する。また、検出されたパターン歪を重要度により識別する。さらに、パターンのコントラストについて検証する。
請求項（抜粋）：
半導体製造プロセスにおいて設計レイアウトパターン又は検証レイアウトパターンを基に仕上がりパターンを予測する仕上りパターン予測手段と、上記仕上がり予測パターンの輪郭を多角形化する仕上り予測パターン多角形化手段と、上記設計レイアウトパターン又は基準レイアウトパターンを基に検査用基準パターンを作成する検査用基準パターン作成手段と、上記多角形化された仕上り予測パターンと上記検査用基準パターンとを比較することにより上記仕上がりパターンのパターン歪を検出するパターン歪検出手段とを備えたことを特徴とするパターン歪検出装置。
IPC (4件)：
H01L 21/027 ,  G01B 11/16 ,  G03F 7/20 521 ,  G03F 7/26 501
FI (4件)：
H01L 21/30 502 V ,  G01B 11/16 Z ,  G03F 7/20 521 ,  G03F 7/26 501
Fターム (5件)：
2F065AA65 ,  2F065BB02 ,  2F065CC19 ,  2H096AA25 ,  2H096LA30
引用特許：
出願人引用 (3件) 審査官引用 (3件)

前のページに戻る

TOP

BOTTOM