半導体記憶装置およびその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-099807
公開番号（公開出願番号）：特開平7-099291
出願日： 1994年05月13日
公開日（公表日）： 1995年04月11日
要約：

【要約】【目的】 DRAMにおけるキャパシタ容量を増大させる。【構成】半導体基板1の主表面にはトランスファーゲートトランジスタ2a,2bが形成されている。トランスファーゲートトランジスタ2a,2bはソース/ドレイン領域となる不純物領域5a,5b,5cを有している。トランスファーゲートトランジスタ2a,2bを覆うようにほぼ平坦な上面を有する第1の層間絶縁膜15が形成されている。第1の層間絶縁膜15には、不純物領域5a,5cに達するコンタクトホール17が設けられている。コンタクトホール17内にはプラグ18が形成されている。キャパシタ20は、コンタクトホール17が形成されていない第1の層間絶縁膜15の上面上の領域に形成されている。キャパシタ20の下部電極21とプラグ18とが、バリア層19を介して電気的に接続されている。

請求項（抜粋）：

主表面を有する第1導電型の半導体基板と、前記半導体基板の主表面に形成された第2導電型の不純物領域と、前記半導体基板の主表面上に形成され、前記不純物領域の表面に達するコンタクトホールを有する層間絶縁膜と、前記コンタクトホール上を除く前記層間絶縁膜の上面上にのみ形成され、第1の電極と前記第1の電極上に形成された高誘電率材料からなる高誘電体膜と、前記高誘電体膜上に形成された第2の電極とを含むキャパシタと、少なくとも前記コンタクトホール内に形成され、前記第1あるいは前記第2の電極と前記不純物領域とを電気的に接続するための導体部と、を備えた半導体記憶装置。

IPC (2件)：

H01L 27/108 , H01L 21/28

引用特許：

審査官引用 (10件)

特開平2-295160
特開平3-019372
特開平4-082266

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